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国微思尔芯时钟对齐系统

发布时间:2021-10-13 发布时间:
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国微思尔芯的时钟对齐系统专利,通过实现多片FPGA派生时钟的相位对齐,进而给用户提供更灵活的时钟方案,减少用户处理时钟树的负担。

近日,埃瓦科技成功发布了新一代3D视觉AI芯片,而正是国微思尔芯的原型验证工具助力了该芯片的量产。该原型验证解决方案非常适用于对嵌入式软件内容有高要求的项目,迭代速度快,可以满足对时间敏感的项目,同时也符合客户对高性能的需求。

集成电路在验证阶段一般会选择在FPGA上做原型验证,用户设计会被切割成多个部分放在多颗FPGA上,为了保证切割后的设计能够正常运行,需要使多个FPGA的时钟相位一致,一般的做法是在硬件上保证时钟缓冲到各个FPGA走等长的路径,物理上保证相位的等长。但是,一般用户还使用该时钟生成更多路的派生时钟,其中包括各种分频,虽然主时钟相位是完全一致的,但是当从高频时钟生成分频时钟的时候,分频时钟的相位可能会错位。

为此,国微思尔芯于2020年12月21日申请了一项名为“一种用于原型验证系统的时钟对齐系统及方法”的发明专利(申请号: 202011513537 .X),申请人为上海国微思尔芯技术股份有限公司。

图1 用于原型验证系统的时钟对齐系统结构示意图

图1为用于原型验证系统的时钟对齐系统结构示意图,包括锁相环替换单元,相位检测逻辑模块30和多个FPGA芯片,其中相位检测逻辑模块30包括异或逻辑电路和输出相位控制器,FPGA芯片上包括时钟生成器10,时钟生成器10又包括锁相环电路和相位调整模块。锁相环电路与异或逻辑电路通过时钟反馈线20连接,将时钟信号传输至异或逻辑电路,从而判断多个时钟信号的相位是否一致,并将判断结果传输至输出相位控制器。输出相位控制器与相位调整模块连接,将控制信号传输至相位调整模块,相位调整模块与锁相环电路连接,控制锁相环电路的输出相位偏移,实现多个FPGA芯片分频时钟信号的相位一致。

基于上述用于原型验证系统的时钟对齐系统的对齐方法具体为:首先,分析出用户提供的设计网表中的时钟树,找出时钟树中的锁相环,并标记由锁相环生成的派生时钟,再通过分割算法将设计分割为多片,分析各分片逻辑,判断分片逻辑是否使用标记的派生时钟,若是,则复制该派生时钟对应的锁相环及锁相环之上的时钟树,将用户分片后的网表中的锁相环替换为锁相环电路和相位调整模块。

接下来,当多个FPGA芯片的时钟生成器10产生时钟信号后,通过芯片上的锁相环电路将时钟信号的相位传至相位检测逻辑模块30,经过其中的异或逻辑电路判断每个芯片的时钟相位是否一致,若不一致,则通过输出相位控制器向相位调整模块发出控制信号,使相位调整模块控制锁相环电路的输出相位偏移,实现多个FPGA芯片分频时钟信号的相位一致。

简而言之,国微思尔芯的时钟对齐系统专利,通过实现多片FPGA派生时钟的相位对齐,进而给用户提供更灵活的时钟方案,减少用户处理时钟树的负担。

国微思尔芯是业内领先的FPGA快速原型验证及仿真系统解决方案提供商,全部产品自主研发,拥有多项专利和软件著作权。国微集团坚持以集成电路为核心,以安全和应用为抓手,多元化发展,完善国内集成电路产业链,提高自主保障能力,让芯片设计更便捷,让信息生活更安全。


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