面向高速数据转换器的多速率数字信号处理-EDA365

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面向高速数据转换器的多速率数字信号处理

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　　高速数据转换器的近期发展正将通信、医疗及航空航天等多种系统的性能水平推向全新的高度。随着这些趋势的明朗化，将高速模拟信号链与高性能数字信号处理相结合的难度也正在日益增大。在这种情况下，能够为最新一代数据转换器和高采样率下的数字信号处理提供高速接口的FPGA应运而生，成为了解决上述问题的首选方案。

　　精心选择的多速率数字信号处理概念是构成赛灵思Virtex-6和Spartan-6 FPGA中高效高速数据转换器接口的基础。通过将FPGA架构的特性与并行处理技术相结合，您的新设计将超越FPGA架构的性能。

　　多速率数字信号处理

　　许多系统都希望使用高速模数转换器（ADC）以速率fs（每秒百万次采样，或称MSPS）来进行过采样。该速率超过奈奎斯特定义的最低采样率，或两倍信号带宽fb。举例来说，用于长期演进（LTE）无线通信的数字接收器的模拟信号采样率为122.88MSPS，而基带采样率则可低至7.68MSPS。过采样可将采样过程中固有的量化噪声均匀地分散在更宽的带宽上，从而降低目标信号带宽上的噪声功率（见图1）。随后通过数字滤波器对带外噪声进行衰减，产生了比临界采样信号更优的信噪比。

　　一旦信号被ADC完成过采样并捕获到FPGA中，就进入数字域。从此刻起直至提取信号信息内容之前，应尽量降低采样率。降低数字信号的采样率被称为抽取，这样做的好处是能够降低FPGA资源占用、计算率及功耗，并且有助于简化设计的时序收敛。然而，仅采用抽取会使量化噪声混入目标信号中，劣化信噪比，因此无法体现出过采样带来的优势。为了找到能够体现过采样的处理优势的有效办法，让我们首先来了解一下抽取的基本原理。

　　抽取原理

　　图2和图3显示了无预滤波的离散时间抽取信号的输入频谱和输出频谱之间的关系图。

　　请注意抽取会使原始频谱经D倍抽取后的频谱复制产生混叠效应，原始频谱会按D倍展开，并每个采样按2π弧度的间隔移相。除非抽取器前插入一个低通滤波器，用来衰减任何超出π/D（弧度/采样）的频谱内容，否则会导致混叠，进而造成无法修复的失真。

　　为了保持过采样带来的信噪比优势，必须将抽取与数字滤波相结合以衰减带外噪声，即所谓的抽取滤波器。

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