FPGA学习的四大误区
1.不熟悉FPGA的内部结构.不了解可编程逻辑器件的基本原理.FPGA为什么是可以编程的?恐怕很多菜鸟不知道.他们也不想知道.因为他们觉得这是无关紧要的.他们潜意识的认为可编程嘛.肯定就是像写软件一样啦.软件

浅谈VHDL/Verilog的可综合性以及对初学者的一些建议
最近在写代码的时候总是在思考.我写的这个能被综合吗?总是不放心.或是写完了综合的时候出问题.被搞的非常烦恼.虽然看了一些书.比如对组合逻辑用阻塞赋值.时序用非阻塞赋值.延时不能被综合等等.但是没有一本

数字电路中的几个基本概念
建立时间和保持时间建立时间(setuptime)是指在触发器的时钟信号上升沿到来以前.数据稳定不变的时间.如果建立时间不够.数据将不能在这个时钟上升沿被打入触发器,保持时间(hold time)是指在触发器的时钟信号上

FPGA快速入门经验谈（part2）
FPGA入门学习网络讲座: [柏氏"7步FPGA快速入门学习法第三部分:最偷懒的编程可编程芯片的开发.很重要的环节就是对芯片的编程.编程.似乎是一个很复杂的问题.但我们打[穿插"时.只能找最偷懒的捷径.很多可编程芯

基于高速FPGA 的PCB 设计技巧
如果高速PCB 设计能够像连接原理图节点那样简单.以及像在计算机显示器上所看到的那样优美的话.那将是一件多么美好的事情.然而.除非设计师初入PCB 设计.或者是极度的幸运.实际的PCB 设计通常不像他们所从事的电

XILINX FFT IP的使用（续）
四.Symbol与I/O说明FFI IP的输入输出信号如下图示:左边为FFT IP的输入信号.右边为FFT IP的输出信号.具体的引脚说明如下:1．XN_RE: 输入信号,输入数据总线的实部.以2的补码形式输入.位宽8~24比特.2．XN_IM:

Verilog的两个误区
Verilog的两个误区:使用Reg类 型还是Net类型:Reg类 型只在过程块中被赋值;而Net类型则在过 程块外面被赋值或者驱动.阻塞赋值和非阻塞赋值:Verilog中竞争发生的条件:两个或多个语句在执行顺序不同时导致不同的结果,则