摘要

高性能32位数字信号处理器在音频、医疗、军事、图形、成像和通信中的应用；超级哈佛体系结构—4条独立总线，用于双数据获取、指令获取和非侵入、零开销I/O；向后兼容的程序集源代码级与ADSP-2106x DSPs的代码兼容；单指令、多数据（SIMD）计算体系结构两个32位IEEE浮点计算单元，每个单元有一个乘法器、ALU、移位器和寄存器文件；集成外围设备集成I/O处理器、4M位片上双端口SRAM、无胶多处理功能和端口（串行、链路、外部总线和JTAG）。

特征

100 MHz（10 ns）核心指令速率（ADSP-21160N）；单周期指令执行，包括两个计算单元中的SIMD操作；模位反向寻址的双数据地址发生器；零开销循环和单周期循环设置，提供高效的程序排序；IEEE 1149.1jtag标准测试接入端口及片上仿真；400球27毫米×27mm PBGA封装；无铅（符合RoHS）包装；2亿台定点MACs持续性能（ADSP-21160N）；单指令多数据（SIMD）体系结构提供；两个计算处理单元；并发执行每个处理元素执行相同的指令，但操作不同的数据；程序集级别的代码兼容性，使用与ADSP-2106x SHARC DSP相同的指令集；总线和计算单元中的并行性允许；乘法运算、算术运算、双存储器读写和指令获取的单周期执行（带或不带SIMD）；内存和内核之间的传输最多为4次；每周期32位浮点或定点字；乘加减加速FFT蝶形运算；内存属性；4M位片上双端口SRAM，可通过核心处理器、主机和DMA进行独立访问；用于片外存储器的4G字地址范围；存储器接口支持片外存储器的可编程等待状态生成和页面模式；DMA控制器支持；14个零开销DMA通道，用于ADSP-21160x内部存储器和外部存储器、外部外设、主机处理器、串行端口或链路端口之间的传输；与全速处理器并行，以核心时钟速度进行64位后台DMA传输；16位和32位微处理器的主处理器接口；多处理支持提供；可扩展DSP多处理结构的无胶连接；6个ADSP-21160x处理器加主机并行总线连接的分布式片上总线仲裁；用于点对点连接和阵列多处理的6个链路端口；串行端口提供；两个带压扩硬件的同步串行端口；独立的发送和接收功能；对T1和E1接口的TDM支持；64位宽的同步外部端口提供；异步和SBSRAM外部存储器的无胶连接。

一般说明

ADSP-21160x SHARC数字信号处理器家族有两个成员：ADSP-21160M和ADSP-21160N。ADSP-21160M采用0.25微米CMOS工艺制造。ADSP-21160N采用0.18微米CMOS工艺制造。ADSP-21160N比ADSP-21160M具有更高的性能和更低的功耗。为便于移植，ADSP-21160x是与第一代ADSP-2106x SHARC DSP在SISD（单指令、单数据）模式下兼容的应用源代码。为了利用处理器的SIMD（单指令、多数据）功能，需要对代码进行一些更改。与其他SHARC DSP一样，ADSP-21160x是一个32位处理器，为高性能DSP应用程序进行了优化。ADSP-21160x包括一个运行频率高达100兆赫的内核、一个双端口片上SRAM、一个支持多处理的集成I/O处理器和多条内部总线以消除I/O瓶颈。

表1显示了ADSP-21160M和ADSP-21160N处理器之间的主要区别。

ADSP-21160x引入了单指令、多数据（SIMD）处理。使用两个计算单元（ADSP-2106x SHARC DSP有一个），ADSP-21160x在一系列的数字信号处理算法上可以比ADSP-2106x的性能提高一倍。

ADSP-21160N采用最先进的高速低功耗CMOS工艺制造，指令周期为10ns。ADSP-21160N的SIMD计算硬件运行频率为100mhz，每秒可执行6亿次数学运算（ADSP-21160M在12.5ns指令周期时间内可执行4.8亿次运算）。

表2显示了ADSP-21160x的性能基准。

这些基准提供了测量的双通道（SIMD）处理性能的单通道外推。有关单通道和双通道处理的基准测试和优化DSP代码的更多信息，请参阅模拟设备网站（）。

ADSP-21160x延续了SHARC家族在DSP集成方面的业界领先标准，将高性能的32位DSP内核与集成的片上系统功能结合在一起。这些功能包括4M位双端口SRAM内存、主机处理器接口、支持14个DMA通道的I/O处理器、两个串行端口、六个链路端口、外部并行总线和无胶多处理。

ADSP-21160x的功能框图（第1页图1）说明了以下架构特征：

•两个处理元件，每个元件由一个ALU、多个plier、移位器和数据寄存器文件组成

•数据地址生成器（DAG1、DAG2）

•带指令缓存的程序序列器

•PM和DM总线能够支持每个核心处理器周期内存和核心之间的四个32位数据传输

•间隔计时器

•片上SRAM（4M位）

•支持以下功能的外部端口：

•与片外存储器外设接口

•六个ADSP-21160x SHARC DSP的无胶多处理支持

•主机端口

•DMA控制器

•串行端口和链路端口

•JTAG测试访问端口

图2显示了一个典型的单处理器系统。多处理系统如第6页图3所示。

ADSP-21160X系列核心架构

ADSP-21160x处理器包含ADSP-2116x系列核心的以下架构功能。ADSP-21160x在汇编级别与ADSP-2106x和ADSP-21161代码兼容。

SIMD计算引擎

ADSP-21160x包含两个计算处理元素，它们作为单指令多数据（SIMD）引擎运行。处理元素称为PEX和PEY，每个元素都包含一个ALU、乘法器、移位器和寄存器文件。PEX始终处于活动状态，可通过在MODE1寄存器中设置PEYEN模式位来启用PEY。当此模式为启用时，在两个处理元素中执行相同的指令，但每个处理元素对不同的数据进行操作。该体系结构能够有效地执行数学密集型的DSP算法。

进入SIMD模式也会影响在存储器和处理元件之间传输数据的方式。在SIMD模式下，需要两倍的数据带宽来维持处理单元中的计算操作。由于这一要求，进入SIMD模式也会使内存和处理元素之间的带宽增加一倍。在SIMD模式下使用DAGs传输数据时，每次访问内存或寄存器文件时都会传输两个数据值。

独立的并行计算单元

在每个处理单元中都有一组计算单元。

计算单元包括算术/逻辑单元（ALU）、乘法器和移位器。这些单元执行单周期指令。每个处理单元中的三个单元并行排列，最大化计算吞吐量。单个多功能指令执行并行运算单元和乘法器操作。在SIMD模式下，并行ALU和乘法器操作同时发生在两个处理单元中。这些计算单元支持IEEE 32位单精度浮点、40位扩展精度浮点和32位定点数据格式。

数据寄存器文件

通用数据寄存器文件包含在每个处理元素中。寄存器文件在计算单元和数据总线之间传输数据，并存储中间结果。这些10端口、32寄存器（16个主寄存器、16个次寄存器）寄存器文件，结合ADSP-2116x增强的哈佛体系结构，允许计算单元和内部内存之间无约束的数据流。PEX中的寄存器称为R0–R15，PEY中的寄存器称为S0–S15。

指令和四个操作数的单周期获取

处理器采用增强的哈佛体系结构，其中数据存储器（DM）总线传输数据，程序存储器（PM）总线传输指令和数据（见功能框图1）。通过ADSP-21160x数字信号处理器的独立程序和数据存储总线以及片上指令缓存，处理器可以在一个周期内同时获取四个操作数和一条指令（从缓存）。

指令缓存

ADSP-21160x包括一个片上指令缓存，它支持三总线操作来获取一条指令和四个数据值。缓存是选择性的，只缓存其获取与PM总线数据访问冲突的指令。该缓存允许核心的全速执行，提供循环操作，如数字滤波器乘法累加和FFT蝶形处理。

带硬件循环缓冲区的数据地址生成器

ADSP-21160x数字信号处理器的两个数据地址发生器（DAG）用于间接寻址，并在硬件上实现循环数据缓冲区。圆形缓冲器允许有效编程延迟线和数字信号处理所需的其他数据结构，通常用于数字滤波器和傅里叶变换。产品的两个DAG包含足够的寄存器，可以创建多达32个循环缓冲区（16个主寄存器集，16个次寄存器集）。DAG自动处理环绕的地址指针，减少开销，提高性能，并简化实现。循环缓冲区可以在任何内存位置开始和结束。

灵活指令集

48位指令字可容纳各种并行操作，以实现简洁的编程。例如，处理器可以有条件地在两个处理元素中执行乘法、加法和减法，而分支则全部在一条指令中执行。

内存和I/O接口功能

扩充ADSP-2116x系列核心，ADSP-21160x增加了以下架构特性。

双端口片上存储器

ADSP-21160x包含4兆位的片上SRAM，每兆位分为2块，可配置成不同的代码和数据存储组合（图4）。每个内存块都是双端口的，由核心处理器和I/O处理器进行单周期独立访问。双端口存储器结合三条独立的片上总线，允许在一个周期内从核心和I/O处理器进行两次数据传输。ADSP-21160x存储器可配置为最多128K字的32位数据、256K字的16位数据、85K字的48位指令（或40位数据）或不同字号的组合，最大可达4兆位。所有内存都可以作为16位、32位、48位或64位字访问。支持16位浮点存储格式，有效地将可存储在芯片上的数据量加倍。32位浮点和16位浮点格式之间的转换是在一条指令中完成的。虽然每个存储块可以存储代码和数据的组合，但是当一个块存储数据时，使用DM总线进行传输，而另一个块存储指令和数据时，使用PM总线进行传输，访问效率最高。以这种方式使用DM总线和PM总线，每个内存块有一个专用的总线，确保了两次数据传输的单周期执行。在这种情况下，指令必须在缓存中可用。

片外存储器和外设接口

ADSP-21160x数字信号处理器的外部端口提供处理器与片外存储器和外围设备的接口。4G字片外地址空间包含在处理器的统一地址空间中。用于PM地址、PM数据、DM地址、DM数据、I/O地址和I/O数据的独立片上总线在外部端口上多路复用，以创建具有单个32位地址总线和单个64位数据总线的外部系统总线。外部数据总线的低32位连接到偶数地址，64位的高32位连接到奇数地址。对外部存储器的每次访问都基于获取32位字的地址，而使用64位总线，可以同时访问两个地址位置。从外部存储器获取指令时，将访问两个32位数据位置（16位未使用）。图5显示了对外部内存的各种访问的对齐方式。

外部端口支持异步、同步和同步突发访问。ZBT同步突发SRAM可以无胶接。通过对高阶地址线进行片上解码以生成存储组选择信号，从而方便了外部存储设备的寻址。为了简化页面模式DRAM的寻址，还生成了单独的控制线。ADSP-21160x提供可编程内存等待状态和外部内存确认控制，允许以可变访问、保持和禁用时间要求与DRAM和外围设备进行接口。

DMA控制器

ADSP-21160x DSP的片上DMA控制器允许零开销数据传输，而无需处理器干预。DMA控制器对处理器核心独立且不可见地操作，允许在核心同时执行其程序指令时进行DMA操作。DMA传输可以发生在处理器的内部存储器和外部存储器、外部外设或主机处理器之间。DMA传输也可以发生在产品的DSP内部存储器与其串行端口或链路端口之间。在DMA传输期间执行16、32、48或64位字的外部总线打包。ADSP-21160x-6通过链路端口提供14个DMA通道，4个通过串行端口，4个通过处理器的外部端口（用于主机处理器、其他ADSP-21160x处理器、内存或I/O传输）。可以使用DMA传输将程序下载到处理器。异步片外外设可以使用DMA请求/授权线控制两个DMA信道（DMAR1-2，DMAG1-2）。其他DMA功能包括在完成DMA传输、二维DMA和DMA链式自动链接DMA传输时生成中断。

多处理

ADSP-21160x提供了为多处理DSP系统定制的强大功能，如M所示。外部端口和链路端口提供集成的无胶多处理支持。

外部端口支持一个统一的地址空间（见图4），允许处理器间直接访问每个处理器的内部内存。分布式总线仲裁逻辑包含在芯片上，用于简单、无胶连接最多包含六个ADSP-21160x处理器和一个主机处理器的系统。主处理器转换只产生一个周期的开销。总线仲裁可以选择固定优先级或旋转优先级。总线锁允许信号量的不可分割的读-修改-写序列。为处理器间命令提供矢量中断。在外部端口上，处理器间数据传输的最大吞吐量为400兆字节/秒（ADSP-21160N）。广播写入允许将数据同时传输到所有ADSP-21160x DSP，并可用于实现反射信号量。

六个链路端口提供了第二种多处理通信方法。每个链路端口都可以支持与另一个ADSP-21160x的通信，利用这些链路可以以二维或三维的方式构建一个大型多处理器系统。系统可以同时或独立地使用链路端口和集群多处理。

链接端口

处理器具有六个8位链路端口，提供额外的I/O功能。每个链路端口支持100M字节/秒（ADSP-21160N），具有100MHz速率运行的能力。链路端口I/O对于多处理系统中的点拓扑点处理器间通信特别有用。链路端口可以同时独立工作。链路端口数据被打包成48位或32位字，可由核心处理器直接读取或传送到片上存储器。每个链路端口都有自己的双缓冲输入和输出寄存器。时钟/确认握手控制链路端口传输。传输可编程为发送或接收。

串行端口

处理器具有两个同步串行端口，为各种数字和混合信号外围设备提供廉价的接口。串行端口的工作速率可达核心时钟速率的一半，每个端口的最大数据速率为50兆位/秒（ADSP-21160N）。独立的发送和接收功能为串行通信提供了更大的灵活性。串行端口数据可以通过专用的DMA自动地在片上存储器之间传输。每个串行端口都提供TDM多通道模式。串行端口可以使用小端或大端传输格式，字长可从3位到32位选择。它们提供可选的同步和传输模式以及可选的μ律或A律压扩。串行端口时钟和帧同步可以在内部或外部生成。

主机处理器接口

ADSP-21160x主机接口允许轻松连接到16位和32位的标准微处理器总线，不需要额外的硬件。主机接口通过ADSP-21160x数字信号处理器的外部端口访问，并存储在统一的地址空间中。主机接口有四个DMA通道；代码和数据传输以较低的软件开销完成。主处理器通过主机总线请求（HBR）、主机总线授权（HBG）、就绪（REDY）、确认（ACK）和芯片选择（CS）信号。主机可以直接读写处理器的内部存储器，并可以访问DMA信道设置和邮箱寄存器。向量中断支持提供主机命令的有效执行。

主机-处理器接口可用于多处理器或单处理器系统。对于多处理器系统，对SHARC的主机访问要求低驱动地址pin ADDR17、ADDR18、ADDR19和ADDR20。仅通过电阻器（例如，10 k）将这些引脚连接至接地是不够的。这些销必须以足够强的驱动强度（10到50）驱动，以克服这些销上的SHARC保持器闩锁。如果提供的驱动器强度不够强，则可能会发生数据访问故障。

对于使用此主机访问功能的单处理器SHARC系统，地址管脚ADDR17、ADDR18、ADDR19和ADDR20可能被限制在低位（例如，通过10 kohm电阻器）、由缓冲区/驱动器驱动或保持浮动。任何一种选择都是足够的。

程序启动

ADSP-21160x的内部存储器可以在系统通电时从8位EPROM、主机处理器或通过其中一个链路端口。启动源的选择是由BMS（引导内存选择）、EBOOT（EPROM引导）和LBOOT（链接/主机引导）管脚控制。32位和16位主机处理器可用于引导。

锁相环

处理器使用片内锁相环为核心产生内部时钟。核心和CLKIN之间支持2:1、3:1和4:1的比率。CLK U CFG引脚用于选择比率。CLKIN rate是同步外部端口运行的速率。

电源

处理器有独立的电源连接，用于内部（VDDINT）、外部（VDDEXT）和模拟（AVDD和AGND）电源。内部和模拟电源必须满足VDDINT和AVDD要求。外部电源必须满足3.3V的要求。所有外部电源引脚必须连接到同一电源。

必须为系统中的每个ADSP-21160x添加图6所示的PLL滤波器。VDDINT是数字核心电源。建议使用短粗线将电容器直接连接到AGND。建议将电容器放置在尽可能靠近AVDD和AGND的位置。从AGND到（数字）接地平面的连接应在电容器之后进行。对a GND使用粗迹是合理的，因为PLL是一个相对较低的功率电路，它不适用于任何其他ADSP-21160x GND连接。

开发工具

模拟设备通过一整套软件和硬件开发工具支持其处理器，包括集成开发环境（包括CrossCore Embedded Studio和/或VisualDSP++）、评估产品、模拟器和各种软件插件。

集成开发环境（IDE）

对于C/C++软件编写和编辑、代码生成和调试支持，模拟设备提供了两种IDE。

最新的IDE CrossCore Embedded Studio基于Eclipse框架。它支持大多数模拟设备处理器系列，是未来处理器（包括多核设备）的首选IDE。CrossCore Embedded Studio无缝集成了可用的软件插件，以支持实时操作系统、文件系统、TCP/IP堆栈、USB堆栈、算法软件模块和评估硬件板支持包。有关更多信息，请访问/cces。商标

其他的模拟设备IDE，VisualDSP++，支持CrossCore嵌入式Studio发布之前引入的处理器系列。该IDE包括模拟设备VDK实时操作系统和开源TCP/IP协议栈。有关更多信息，请访问/visualdsp。请注意，VisualDSP++将不支持未来的模拟设备处理器。

EZ-KIT Lite评估板

对于处理器评估，模拟设备提供广泛的EZ-KIT Lite评估板。包括处理器和关键外设，评估板还支持片上仿真能力等评估和开发功能。还提供了各种EZ扩展器，这些扩展器是提供额外专门功能的子卡，包括音频和视频处理。有关更多信息，请访问并搜索“ezkit”或“ezextender”。

EZ-KIT Lite评估套件

以更经济有效的方式了解模拟设备处理器，模拟设备提供了一系列的EZKIT Lite评估工具包。每个评估套件包括一个EZ-kit Lite评估板、下载可用IDE评估版本的说明、USB电缆和电源。EZ-KIT Lite板上的USB控制器连接到用户PC的USB端口，使所选IDE评估套件能够模拟电路中的板上处理器。这允许客户下载、执行和调试EZ-KIT Lite系统的程序。它还支持车载闪存设备的电路内编程，以存储用户特定的启动代码，从而实现独立操作。随着CrossCore Embedded Studio或VisualDSP++的完整版本的安装（单独出售），工程师可以为支持的EZKit或任何使用支持的模拟设备处理器的自定义系统开发软件。

用于CrossCore Embedded Studio的软件加载项

模拟设备提供与CrossCore Embedded Studio无缝集成的软件插件，以扩展其功能并缩短开发时间。插件包括用于评估硬件的板支持包、各种中间件包和算法模块。这些加载项中的文档、帮助、配置对话框和编码示例在加载项安装后可通过CrossCore Embedded Studio IDE查看。

评估硬件的板支持包

EZ-KIT Lite评估板和EZ的软件支持-扩展子卡由称为板支持包（BSP）的软件加载项提供。bsp包含所需的驱动程序、相关的发行说明，并为给定的评估硬件选择示例代码。特定BSP的下载链接位于相关EZ-KIT或EZExtender产品的网页上。该链接位于产品网页的产品下载区域。

中间件包

模拟设备分别提供中间件插件，如实时操作系统、文件系统、USB堆栈和TCP/IP堆栈。有关详细信息，请参见以下网页：

•/ucos3

•/ucfs

•/ucusbd

•/lwip

算法模块

为了加快开发速度，模拟设备提供了执行流行的音频和视频处理算法的插件。这些可与CrossCore Embedded Studio和VisualDSP++一起使用。有关更多信息，请访问并搜索“Blackfin软件模块”或“SHARC软件模块”。

设计与模拟器兼容的DSP板（目标）

对于嵌入式系统的测试和调试，模拟设备提供了一系列的模拟器。在每个JTAG DSP上，模拟设备提供IEEE 1149.1jtag测试访问端口（TAP）。使用这个JTAG接口可以方便地进行电路内仿真。模拟器通过处理器的TAP访问处理器的内部特性，允许开发人员加载代码、设置断点、查看变量、内存和寄存器。处理器必须停止以发送数据和命令，但一旦模拟器完成某个操作，DSP系统将设置为全速运行，而不会影响系统计时。模拟器要求目标板包含一个头部，该头部支持将DSP的JTAG端口连接到模拟器。

有关目标板设计问题的详细信息，包括机械布局、单处理器连接、信号缓冲、信号终端和模拟器pod逻辑，请参阅应用说明（EE-68）“模拟设备JTAG仿真技术参考”（/EE-68）。此文档定期更新，以跟上仿真器支持的改进。

附加信息

本数据表概述了ADSP-21160x体系结构和功能。有关Blackfin系列核心体系结构和指令集的详细信息，请参阅ADSP-21160 SHARC DSP硬件参考和ADSP-21160 SHARC DSP指令集参考。有关此处理器的开发工具的详细信息，请参阅《VisualDSP++用户指南》。

相关信号链

信号链是一系列信号调节电子元件，它们接收输入（从采样实时现象或从存储数据中获取的数据），并将链的一部分的输出提供给下一部分。

信号链通常用于信号处理应用中，以收集和处理数据或应用基于实时现象分析的系统控制。

模拟设备通过提供设计为能够很好地协同工作的信号处理组件来简化信号处理系统的开发。网站上提供了一个查看特定应用程序和相关组件之间关系的工具。

来自实验室站点（http:\\\Circuits）的电路中的“应用程序信号链”页提供：

•各种电路类型和应用的信号链图形电路框图

•从每个链中的组件向下钻取到选择指南和应用程序信息

•采用最佳实践设计技术的参考设计

管脚功能说明

ADSP-21160x管脚定义如下所示。被识别为同步的输入必须满足与CLKIN（或与用于TMS、TDI的TCK）有关的定时要求。标识为异步（A）的输入可以异步断言为CLKIN（或TRST的TCK）。

将未使用的输入连接或拉至VDD或GND，以下情况除外：

•地址31–0，数据63–0，页码，BRST，CLKOUT（ID2–0

=00x）（注：这些引脚在ID2–0=00x的ADSP-21160x数字信号处理器上启用了逻辑电平保持电路。）

•PA、ACK、MS3–0、RDx、WRx、CIF、DMARx、DMAGx（ID2–0=00x）（注意：这些插脚在ID2–0=00x的ADSP-21160x上启用了上拉。）

•LxCLK、LxACK、LxDAT7–0（LxPDRDE=0）（注：见中的链接端口缓冲区控制寄存器位定义ADSP-21160 SHARC数字信号处理器硬件参考。)

•DTx、DRx、TCLKx、RCLKx、EMU、TMS、TRST、TDI（注意：这些销有上拉。）

以下符号出现在表3的类型列中：

A=异步，G=接地，I=输入，O=输出，P=电源，S=同步，（A/D）=主动驱动，（O/D）=漏极开路，T=三种状态（当断言SBTS时，或当ADSP-21160x是总线从站时）。

绝对最大额定值

表9（ADSP-21160M）和表10（ADSP-21160N）中列出的应力或以上的应力可能会对产品造成永久性损坏。这些仅为应力额定值；不暗示产品在本规范操作部分所述条件或以上任何其他条件下的功能运行。超过最大运行条件的长时间运行可能会影响产品的可靠性。

包信息

图7中显示的信息提供了有关ADSP-21160M/ADSP-21160N处理器的包品牌的详细信息。有关产品可用性的完整列表，请参阅第58页的订购指南。

定时规格

ADSP-21160x数字信号处理器的内部时钟开关频率高于系统输入时钟（CLKIN）。为了产生内部时钟，DSP使用内部锁相环（PLL）。这种基于PLL的时钟最小化了系统时钟（CLKIN）信号和DSP内部时钟（外部端口逻辑和I/O板的时钟源）之间的偏差。

ADSP-21160x数字信号处理器的内部时钟（CLKIN的倍数）为定时内部存储器、处理器核心、链路端口、串行端口和外部端口（异步访问模式下读/写选通所需）提供时钟信号。在复位过程中，用CLK_CFG3–0引脚编程DSP的内部时钟频率和外部（CLKIN）时钟频率之间的比率。即使内部时钟是外部端口的时钟源，外部端口时钟始终以CLKIN频率切换。要确定串行和链路端口的开关频率，使用每个端口的可编程分频器控制（串行端口为TDIVx/RDIVx，链路端口为LxCLKD1–0）划分内部时钟。

注意CLKIN函数和适当的比率控制的不同时钟周期的以下定义：

•tCCLK=（tCK）/CR

•tLCLK=（tCCLK）×LR

•tSCLK=（tCCLK）×SR，其中：

•LCLK=链路端口时钟

•SCLK=串行端口时钟

•tCK=时钟周期

•tCCLK=（处理器）核心时钟周期

•tLCLK=链路端口时钟周期

•tSCLK=串行端口时钟周期

•CR=堆芯/堆芯比（2、3或4:1，由重置时的堆芯/堆芯比CFG3–0确定）

•LR=链路端口/核心时钟比率（1、2、3或4:1，由LxCLKD确定）

•SR=串行端口/核心时钟比率（宽范围，由CLKDIV决定）

使用给定的精确计时信息。不要试图从其他的加减运算中得到参数。虽然加法或减法会对单个设备产生有意义的结果，但本数据表中给出的值反映了统计变化和最坏情况。因此，添加参数以获得更长的时间是没有意义的。

电压参考电平的试验条件见第49页图33。

切换特性指定处理器如何更改其信号。处理器外部的电路必须设计为与这些信号特性兼容。开关特性描述了处理器在给定的环境下会做什么。使用开关特性来确保连接到处理器（如存储器）的设备的任何定时要求得到满足。

时序要求适用于由处理器外部电路控制的信号，例如用于读取操作的数据输入。时序要求保证处理器与其他设备一起正常工作。

在处理器复位（复位引脚低）或软件复位（SYSCON寄存器中的SRST位=1）期间，解除断言（MS3–0，HBG，DMAGx，RDx，WRx，CIF，PAGE，BRST）和三态（FLAG3-0、LxCLK、LxACK、LxDAT7-0、ACK、REDY、PA、TFSx、RFSx、TCLKx、RCLKx、DTx、BMS、TDO、EMU、DATA）计时不同。这些是与CLKIN异步发生的，可能不符合在时序要求和交换特性表中发布的规范。解除assertion和三种状态的最大延迟是从RESET pin assertion low或在SYSCON中设置SRST位得到的一个tCK。在重置期间数字信号处理器将不响应SBTS、HBR和MMS访问。复位前断言的HBR将被识别，但在复位解除且DSP完成总线同步之前，DSP不会返回HBG。

除非另有说明，第21页至第46页列出的所有定时规范（定时要求和开关特性）均适用于ADSP-21160M和ADSP-21160N。

通电顺序

有关通电顺序，请参见表12和图8。在DSP的通电顺序中，两个电源之间的上升速率和激活时间的差异会导致电流在I/O ESD保护电路中流动。为了防止这种对ESD二极管保护电路的损坏，模拟设备建议包括一个自举肖特基二极管（见图9）。连接在VDDINT和VDDEXT电源之间的自举肖特基二极管保护ADSP-21160x不部分地为VDDEXT电源供电。包括肖特基二极管将缩短电源斜坡之间的延迟，从而防止损坏ESD二极管保护电路。使用这种技术，如果VDDINT轨道比VDDEXT轨道高，则肖特基二极管沿VDDINT导轨拉动VDDEXT导轨。

时钟输入

时钟输入见表13和图10。

重置

复位见表14图11

中断

有关中断，请参见表15图12

计时器

定时器见表16和图13。

旗帜

有关标志，请参见表17图14。

内存读取总线主控

除了注释6中列出的ACK引脚要求外，在不参考CLKIN的情况下，将这些规范用于与存储器（和存储器映射外设）的异步接口表18。当ADSP-21160x是以异步访问模式访问外部存储器空间的总线主机时，这些规范适用。

内存写入总线主机

除了注释1中列出的ACK引脚要求外，在不参考CLKIN的情况下，将这些规范用于异步接口到存储器（和存储器映射外设）表19。当ADSP-21160x是以异步访问模式访问外部存储器空间的总线主机时，这些规范适用。

同步读写总线主机

见表20和图17。使用这些规范连接到需要CLKIN相对定时的外部内存系统，或访问从ADSP-21160x（在多处理器内存空间中）。这些同步切换特性在异步内存读写期间也有效，除非另有说明（见第26页的内存读-总线主控和第28页的内存写-总线主控）。

当访问从ADSP-21160x时，这些开关特性必须满足从机同步读/写的时序要求（见第32页同步读/写-总线从机）。从ADSP-21160x还必须满足数据和确认设置和保持时间的（总线主）定时要求。

同步读写总线从机

见表21和图18。对于从机IOP寄存器或内部存储器（在多处理器内存空间中）的ADSP-21160x总线主访问，请使用这些规范。总线主设备必须满足这些（总线从设备）定时要求。

多处理器总线请求和主机总线请求

见表22和图19。使用这些规范在多处理ADSP-21160x DSP之间传递总线主控（BRx）或主机处理器，同步和异步（HBR、HBG）。

异步读写主机到ADSP-21160x

使用这些规范（表23、表24、图20和图21）访问ADSP-21160x，主机已断言CS和HBR（低）。

当ADSP-21160x返回HBG后，主机可以驱动RDx和WRx管脚访问ADSP-21160x的DSP内部存储器或IOP寄存器。HBR和HBG在这个时间点被假定为低。

态定时总线主从

见表25和图22。这些规范显示了内存接口相对于CLKIN和SBTS管脚是如何被禁用（停止驱动）或启用（恢复驱动）的。此定时适用于总线主转换周期（BTC）和主机转换周期（HTC）以及SBTS管脚。

DMA握手

见表26和图23。这些规范描述了三种DMA握手模式。在这三种模式中，DMARx用于启动传输。对于握手模式，DMAGx控制外部数据的锁定或启用。对于外部握手模式，数据传输由ADDR31–0、RDx、WRx、PAGE、MS3–0、ACK和DMAGx信号。对于Paced Master模式，控制数据传输通过ADDR31–0、RDx、WRx、MS3–0和ACK（不是DMAGx）。对于Paced Master模式，内存读总线主机、内存写总线主机和同步读/写总线ADDR31–0，RDx，WRx，的主计时规范，MS3–0，第页，数据63–0和确认也适用。

链路端口接收、传输

链路端口见表27、表28、图24和图25。为了确定LDATA和LCLK之间的传输路径中可以引入的最大允许偏差，需要计算相对于链路时钟的链路接收器数据设置和保持。Setup skew是相对于LCLK（Setup skew=tLCLKTWH minimum–tDLDCH–tSLDCL），LDATA中可以引入的最大延迟。保持倾斜是LCLK中引入的相对于LDATA的最大延迟（保持倾斜=tLCLKTWL最小值+tHLDCH–tHLDCL）。直接根据速度规格进行的计算会导致异常小的扭曲时间，因为它们包括多个测试仪保护区。

注意，在链路端口启用指令和启用链路端口的DSP之间存在两个周期的影响延迟。

输出驱动电流-ADSP-21160M

图29显示了ADSP-21160M输出驱动器的典型I-V特性。曲线表示了输出驱动器的电流驱动能力与输出电压的函数关系。

输出驱动电流-ADSP-21160N

图30显示了ADSP-21160N输出驱动器的典型I-V特性。这些曲线表示输出驱动器的电流驱动能力作为输出电压的函数。

功耗

总功耗有两个部分：一个是由于内部电路，另一个是由于外部输出驱动器的切换。

内部功耗取决于指令执行序列和所涉及的数据操作数。使用当前规格（IDD-INPEAK、IDD-INHIGH、IDD-INLOW和IDD-IDLE）从电气特性-ADSP-21160M开启电气特性-ADSP-21160N的电流与运行信息，工程师可以根据以下公式估算特定应用的ADSP-21160x DSP内部电源（VDDINT）输入电流：

% Peak  IDD-INPEAK

% High  IDD-INHIGH

% Low  IDD-INLOW

+ % Peak  IDD-IDLE= IDDINT

总功耗的外部分量是由输出引脚的切换引起的。其大小取决于：

•每个周期内切换的输出引脚数（O）

•开关的最大频率（f）

•负载电容（C）

•其电压波动（VDD）通过以下公式计算：

负载电容应包括处理器的封装电容（CIN）。开关频率包括驱动负载升高然后再降低。地址和数据管脚可以以1/（2tCK）的最大速率高速和低速驱动。写入选通可以以1/tCK的频率切换每个周期。选择引脚开关在1/（2tCK），但选择可以打开每个周期。

ADSP-21160N示例：根据以下假设估算PEXT：

•具有一组外部数据存储器异步RAM（64位）的系统

•使用4个64K×16 RAM芯片，每个芯片的负载为10 pF

•外部数据存储器写入每隔一个周期发生一次，速率为1/（2 tCK），50%的管脚切换

•总线周期时间为50 MHz（tCK=20 ns）。

如表38所示，为可驱动的每类管脚计算PEXT方程。

现在可以通过添加典型的内部功耗来计算这些条件下的典型功耗：

•PEXT来自表38

•PINT为IDDINT×1.9 V，使用第47页功耗中列出的计算IDDINT

•使用第16页电气特性-ADSP-21160M和第18页电气特性-ADSP-21160N中列出的AIDD值，PPLL为AIDD×1.9V

请注意，导致最坏情况的PEXT的条件与导致最坏情况的PINT的条件不同。当100%的输出管脚从所有1切换到所有0时，不能出现最大管脚数。还要注意的是，应用程序同时切换100%甚至50%的输出并不常见。

试验条件

ADSP-21160x规范第17页中出现的定时参数的测试条件包括输出禁用时间、输出启用时间和电容负载。

输出禁用时间

当输出引脚停止驱动，进入高阻抗状态，并开始从其输出的高或低电压衰减时，它们被认为是禁用的。母线上的电压衰减时间V取决于电容性负载CL和负载电流IL。此衰减时间可由以下方程式近似计算：

输出禁用时间tDIS是tMEASURED和tDECAY之间的差值，如图31所示。测量的时间t是从基准信号切换到输出电压从测量的输出高电压或输出低电压衰减V的时间间隔。tDECAY用试验载荷CL和IL计算，且△V等于0.5 V。

输出启用时间

当输出管脚从高阻抗状态过渡到开始驱动时，输出管脚被认为是启用的。输出启用时间tENA是指从参考信号达到高或低电压水平到输出达到指定的高或低跳闸点之间的间隔，如输出启用/禁用图（图31）所示。如果启用了多个管脚（如数据总线），则测量值为开始驱动的第一个管脚的测量值。

系统保持时间计算示例

要确定特定系统中的数据输出保持时间，首先使用上面给出的公式计算tDECAY。选择V为ADSP-21160x DSP的输出电压和需要保持时间的设备的输入阈值之间的差。典型的∏V将为0.4 V。CL是总线总电容（每根数据线），IL是总泄漏或三态电流（每根数据线）。保持时间为tDECAY加上最小禁用时间（即，写入周期的tDATRWH）。

电容性负载

输出延迟和保持基于标准电容负载：所有引脚上的30 pF（见图32）。图34、图35、图37和图38显示了输出上升时间如何随电容而变化。图36和图39以图形方式显示了输出延迟和保持是如何随负载电容而变化的。（注意，此图或降额不适用于输出禁用延迟；参见第48页的输出禁用时间。）图34至图39的图在所示范围之外可能不是线性的。

环境条件

热特性

ADSP-21160x DSP采用400球PBGA（塑料球栅阵列）封装。

ADSP-21160x是为外壳温度（TCASE）指定的。为确保不超过TCASE数据表规范，可使用散热器和/或气流源。使用接地销的中心块（对于ADSP-21160M，PBGA球：H8-13，J8-13，K8-13，L8-13，M8-13，N8-13；对于ADSP-21160N，PBGA球：F7-14、G7-14、H7-14、J7-14、K7-14、L7-14、M-14、N7-14、P7-14、R7-15）提供到印刷电路板接地平面的热通道。应使用热粘合剂将散热器连接到地平面（尽可能靠近热通道）。

•TCASE=外壳温度（在包装顶面测量）

•环境温度

•PD=功率损耗（W）（该值取决于具体应用；功率损耗下显示了计算PD的方法）。

•θ=表39中的值。

•θ=6.46°C/W接线盒。

外形尺寸

ADSP-21160x处理器在

27 mm×27 mm，400球PBGA无铅包装。

表面贴装设计

下表作为PCB设计的辅助工具提供。有关行业标准设计建议，请参阅IPC-7351《表面安装设计的一般要求》和《地面模式标准》。