特征

信噪比=71.8dbc（72.8dbfs）至70mhz@125msps；SFDR=85 dBc至70 MHz@125 MSPS；低功率：750兆瓦@125毫秒/秒；信噪比=71.6dbc（72.6dbfs）至70mhz@150msps；SFDR=84 dBc至70 MHz@150 MSPS；低功率：820兆瓦@150毫秒/秒；1.8V模拟电源操作；1.8 V至3.3 V CMOS输出电源或1.8 V LVD；输出电源；整数1到8输入时钟分配器；如果采样频率达到450兆赫；内部ADC电压基准；集成ADC采样和保持输入；灵活的模拟输入范围：1伏P至2 V P P；650兆赫带宽的差分模拟输入；ADC时钟占空比稳定器；95分贝信道隔离/串扰；串行端口控制；用户可配置的内置自检（BIST）功能；节能掉电模式；集成接收功能；快速检测/阈值位；复合信号监测仪。

应用

通信；分集无线电系统；多模数字接收机；GSM、EDGE、WCDMA、LTE，CDMA2000、WiMAX、TD-SCDMA；I/Q解调系统；智能天线系统；通用软件无线电；宽带数据应用。

产品亮点

1、集成双14位80/105/125/150 MSPS模数转换器。

2、快速超量程检测和串行输出信号监测。

3、具有专用串行输出模式的信号监视器块。

4、专有差分输入，在高达450兆赫的输入频率下保持良好的信噪比性能。

5、一个1.8V电源和一个单独的数字输出驱动电源的操作，以适应1.8V到3.3V逻辑系列。

6、一种标准的串行端口接口，支持各种产品特性和功能，如数据格式化（偏移二进制、双工补码或灰色编码），支持时钟DCS、断电和电压参考模式。

7、与AD9627、AD9627-11和AD9600的引脚兼容性，用于从14位到12位、11位或10位的简单迁移。

一般说明

AD9640是双14位80/105/125/150 MSPS模数转换器（ADC）。AD9640设计用于支持低成本、小尺寸和多功能性要求的通信应用。

双ADC核心采用多级差分流水线结构，集成了输出纠错逻辑。每个ADC具有宽带差分采样和保持模拟输入放大器，支持多种用户可选择的输入范围。集成电压基准简化了设计考虑。提供占空比稳定器以补偿ADC时钟占空比的变化，从而使转换器保持优异的性能。

AD9640具有几个功能，可以简化系统接收器中的自动增益控制（AGC）功能。快速检测功能允许快速超范围检测，输出4位输入级信息，延迟非常短。

此外，可编程阈值检测器允许使用具有非常低延迟的ADC的四个快速检测位来监测输入信号功率。如果输入信号电平超过可编程阈值，则精细阈值上限指示灯变高。由于此阈值是从四个msb设置的，因此用户可以快速降低系统增益以避免超范围情况。

第二个与AGC相关的功能是信号监视器。该块允许用户监视输入信号的合成幅度，这有助于设置增益以优化整个系统的动态范围。

ADC输出数据可以直接路由到两个外部14位输出端口。这些输出可以设置为1.8 V至3.3 V CMOS或1.8 V LVD。

灵活的掉电选项允许大功率节省，当需要时。

使用3位SPI兼容串行接口完成设置和控制的编程。

AD9640可在64引线LFCSP中使用，并在工业温度范围-40°C到+85°C之间指定。

等效电路

操作理论

AD9640双ADC设计可用于信号的分集接收，其中ADC在同一载波上工作，但从两个独立的天线。ADC也可以用独立的模拟输入操作。用户可以在ADC输入端使用适当的低通或带通滤波来采样从dc到200mhz的任何f/2频率段，而ADC性能损失很小。允许对450mhz模拟输入进行操作，但以增加ADC失真为代价。

在非分散性应用中，AD9640可以用作基带接收器，其中一个ADC用于I输入数据，另一个用于Q输入数据。

提供同步功能，允许在多个通道或多个设备之间同步定时。

AD9640的编程和控制是使用3位SPI兼容串行接口完成的。

ADC架构

AD9640体系结构由一个双前端采样保持放大器（SHA）和一个流水线开关电容ADC组成。在数字校正逻辑中，来自每个级的量化输出被组合成最终的14位结果。流水线架构允许第一个阶段操作一个新的输入样本，其余阶段操作前面的样本。采样发生在时钟的上升沿。

管道的每一级，不包括最后一级，由一个连接到开关电容数模转换器（DAC）的低分辨率闪存ADC和一个级间残留放大器（MDAC）组成。剩余放大器放大重建的DAC输出和下一级流水线中的flash输入之间的差异。每个阶段使用一位冗余，以便于对闪存错误进行数字校正。最后一级由一个flash ADC组成。

每个通道的输入级包含一个差分SHA，该SHA可以在差分或单端模式下进行ac或dc耦合。输出暂存块对齐数据，执行错误更正，并将数据传递到输出缓冲区。输出缓冲器由单独的电源供电，允许调整输出电压摆动。在断电期间，输出缓冲器进入高阻抗状态。

模拟输入注意事项

AD9640的模拟输入是一个差分开关电容器SHA，在处理差分输入信号时，该SHA被设计为具有最佳性能。

时钟信号交替地在采样模式和保持模式之间切换SHA（参见图45）。当SHA切换到采样模式时，信号源必须能够对采样电容器充电并在时钟周期的1/2内稳定下来。

与每个输入串联的小电阻有助于降低驱动源输出级所需的峰值瞬态电流。并联电容器可以放置在输入端，以提供动态充电电流。此无源网络在ADC输入端创建低通滤波器；因此，精确值取决于应用程序。

在中频欠采样应用中，应减少任何并联电容器。结合驱动源阻抗，它们限制了输入带宽。参见AN-742应用说明，开关电容ADC的频域响应；AN-827应用说明，将放大器与开关电容连接的谐振方法

ADC和模拟对话文章，“宽带A/D转换器的变压器耦合前端”了解有关此主题的更多信息。

为了获得最佳的动态性能，驱动VIN+和VIN-的源阻抗应该匹配。

内部差分参考缓冲器产生正参考电压和负参考电压，定义ADC核心的输入范围。ADC核心的跨度由缓冲器设置为2×VREF。

输入共模

AD9640的模拟输入没有内部直流偏置。在交流耦合应用中，用户必须在外部提供这种偏压。将设备设置为V=0.55×AVDD，以获得最佳性能，但设备的功能范围更广，性能合理（见图44）。设计中包括一个车载共模电压基准，可从CML引脚获得。当模拟输入的共模电压由CML引脚电压（通常为0.55×AVDD）设置时，可获得最佳性能。CML引脚必须通过0.1μF电容器与接地分离，如应用信息部分所述。

差分输入配置

在差分输入配置中驱动AD9640时获得最佳性能。对于基带应用，AD8138差分驱动器提供了优异的性能和灵活的ADC接口。

AD8138的输出共模电压很容易用AD9640的CML引脚设置（见图46），并且驱动器可以配置为Sallen-Key滤波器拓扑，以提供输入信号的频带限制。

对于信噪比是一个关键参数的基带应用，差动变压器耦合是推荐的输入配置。示例如图47所示。为了偏置模拟输入，CML电压可以连接到变压器二次绕组的中心抽头。

选择变压器时必须考虑信号特性。大多数射频变压器的饱和频率低于几兆赫，过大的信号功率也会导致铁心饱和，从而导致失真。

在第二奈奎斯特区及以上的输入频率下，大多数放大器的噪声性能不足以达到AD9640的真实信噪比性能。对于信噪比是一个关键参数的应用，推荐使用差分双巴仑耦合输入配置（示例见图49）。

在第二奈奎斯特区的频率使用变压器耦合输入的替代方法是使用AD8352差分驱动器。示例如图50所示。有关更多信息，请参阅AD8352数据表。

在任何配置中，并联电容器C的值取决于输入频率和源阻抗，可能需要减小或移除。表13显示了设置RC网络的建议值。但是，这些值取决于输入信号，应仅用作启动指南。

单端输入配置

单端输入可以在成本敏感的应用程序中提供足够的性能。在这种配置中，由于输入共模振荡过大，SFDR和失真性能下降。如果每个输入端的源阻抗匹配，对信噪比性能的影响应该很小。图48详细说明了典型的单端输入配置。

电压基准

AD9640内置了稳定、准确的电压基准。可以使用内部参考电压或外部应用的参考电压，通过改变应用于AD9640的参考电压来调整输入范围。ADC的输入范围跟踪参考电压的线性变化。在接下来的几节中总结了各种参考模式。参考解耦部分描述了参考的最佳实践PCB布局。

内部参考连接

AD9640内的比较器检测传感管脚处的电位，并将参考配置为四种可能的模式，如表14所示。如果传感器接地，参考放大器开关连接到内部电阻分压器（见图51），将VREF设置为1V。将传感器引脚连接到VREF将参考放大器输出切换到传感器引脚，完成回路并提供0.5V参考输出。如图52所示，如果电阻分压器连接到芯片外部，则开关再次设置为检测引脚。这使参考放大器处于非垂直模式，VREF输出定义为：

ADC的输入范围始终等于内部或外部参考的参考引脚电压的两倍。

如果使用AD9640的内部基准驱动多个转换器以改善增益匹配，则必须考虑其他转换器对基准的加载。图53显示了负载对内部参考电压的影响。

可能需要使用外部基准来提高ADC的增益精度或改善热漂移特性。图54显示了1V模式下内部基准的典型漂移特性。

当检测管脚绑定到AVDD时，内部引用被禁用，允许使用外部引用。内部参考缓冲器用等效的6 kΩ负载加载外部参考（见图15）。内部缓冲区为ADC核心生成正负满标度参考。因此，外部参考必须限制在最大为1 V。

时钟输入注意事项

为了获得最佳性能，AD9640采样时钟输入CLK+，和CLK-应使用差分信号进行时钟。信号通常通过变压器或电容器交流耦合到CLK+和CLK-引脚。这些引脚内部偏置（见图55），不需要外部偏置。

时钟输入选项

AD9640具有非常灵活的时钟输入结构。时钟输入可以是CMOS、LVDS、LVPECL或正弦波信号。无论所使用的信号类型如何，时钟源的抖动都是最受关注的，如抖动注意事项部分所述。

图56和图57显示了对AD9640进行时钟计时的两种首选方法（时钟频率为625 MHz）。低抖动时钟源使用RF巴伦或RF变压器从单端信号转换为差分信号。对于125兆赫至625兆赫之间的时钟频率，建议使用RF balun配置；对于10兆赫至200兆赫之间的时钟频率，建议使用RF变压器。背靠背肖特基二极管跨变压器/巴伦二次极限时钟偏移到AD9640到大约0.8 V的P - P差分。

这有助于防止时钟的大电压波动通过AD9640的其他部分，同时保持对低抖动性能至关重要的信号的快速上升和下降时间。

如果低抖动时钟源不可用，另一种选择是将差分PECL信号与采样时钟输入引脚进行交流耦合，如图58所示。AD9510/AD9511/AD9512/AD9513/AD9514/AD9515/AD9516时钟驱动程序提供出色的抖动性能。

第三种选择是将差分LVDS信号交流耦合到采样时钟输入引脚，如图59所示。AD9510/AD9511/AD9512/AD9513/AD9514/AD9515/AD9516时钟驱动程序提供出色的抖动性能。

在一些应用中，可以接受用单端CMOS信号驱动采样时钟输入。在这种应用中，CLK+应直接从CMOS栅极驱动，CLK-引脚应通过与39 kΩ电阻器并联的0.1μF电容器旁路接地（见图60）。

CLK+可以直接从CMOS栅极驱动。虽然CLK+输入电路电源是AVDD（1.8 V），但该输入被设计为承受高达3.6 V的输入电压，使得驱动逻辑电压的选择非常灵活。

输入时钟分频器

AD9640包含一个输入时钟除法器，能够将输入时钟除以1到8之间的整数值。如果选择除1以外的分配比，则工作循环稳定器将自动启用。

AD9640时钟分配器可以使用外部同步输入进行同步。寄存器0x100的位1和位2允许在每个同步信号上或仅在寄存器写入后的第一个同步信号上重新同步时钟分配器。有效的同步会导致时钟分配器重置为其初始状态。此同步功能允许多个部分的时钟分配器对齐，以确保同时进行输入采样。

时钟占空比

典型的高速adc使用两个时钟边缘来产生各种内部定时信号，结果可能对时钟占空比敏感。通常，时钟占空比需要±5%的公差，以保持动态性能特性。

AD9640包含一个占空比稳定器（DCS），它对非采样（下降）边缘进行重定时，提供一个标称占空比为50%的内部时钟信号。这允许用户在不影响AD9640性能的情况下提供广泛的时钟输入占空比。在DCS开启的情况下，噪声和失真性能在很大的占空比范围内几乎是平坦的，如图43所示。

输入上升沿的抖动仍然是最重要的问题，并且不容易被内部稳定电路降低。占空比控制回路通常不适用于小于20 MHz的时钟频率。该环路有一个与之相关联的时间常数，需要在时钟速率可以动态变化的情况下加以考虑。这需要在动态时钟频率增加或减少后1.5μs至5μs的等待时间，然后DCS回路重新锁定至输入信号。在该时间段内，回路未被锁定，DCS回路被旁路，内部装置定时取决于输入时钟信号的占空比。在这种应用中，可以适当地禁用占空比稳定器。在所有其他应用中，建议DCS电路使AC性能最大化。

抖动注意事项

高速、高分辨率的adc对时钟输入的质量非常敏感。在给定的输入频率（f）下，由抖动（t）引起的低频信噪比（SNR）的信噪比衰减可以通过：

在方程中，rms孔径抖动表示时钟输入抖动规范。如果欠采样应用对抖动特别敏感，如图62所示。

当孔径抖动可能影响AD9640的动态范围时，时钟输入应被视为模拟信号。时钟驱动器的电源应与ADC输出驱动器电源分开，以避免用数字噪声调制时钟信号。低抖动，晶体控制振荡器是最好的时钟源。如果时钟是从其他类型的源（通过选通、除法或其他方法）生成的，则应在最后一步由原始时钟重定时。

有关与ADC相关的抖动性能的更多信息，请参阅AN-501应用说明和AN-756应用说明。

功耗和待机模式

如图63所示，AD9640的功耗与其采样率成正比。在CMOS输出模式下，数字功耗主要取决于数字驱动器的强度和每个输出位上的负载。

最大DRVDD电流（i）可以计算为：

其中N是输出比特数（在禁用FD比特的AD9640的情况下为30）。当每一个输出位在每一个时钟周期上切换时，即在F／2的奈奎斯特频率下的一个完整的方波出现。在实际应用中，DRVDD电流是由平均输出位数的开关量确定的，该开关量由采样率和模拟输入信号的特性决定。

减少输出驱动器的电容负载可以使数字功耗最小化。图63中的数据是在与典型性能特征相同的操作条件下采集的，每个输出驱动器上有5 pF负载。

通过断言PDWN（通过SPI端口或通过断言PDWN pin高），AD9640处于断电模式。在这种状态下，ADC通常耗散2.5mw。断电时，输出驱动器处于高阻抗状态。断言PDWN引脚低将使AD9640返回其正常工作模式。注意，PDWN是指数字电源（DRVDD），不应超过该电源电压。

关机模式下的低功耗是通过关闭参考、参考缓冲区、偏置网络和时钟来实现的。内部电容器在进入断电模式时放电，然后在恢复正常工作时必须重新充电。因此，唤醒时间与断电模式下所用的时间相关，较短的断电周期会相应地缩短唤醒时间。

使用SPI端口接口时，用户可以将ADC置于断电模式或待机模式。待机模式允许用户在需要更快唤醒时间时保持内部参考电路通电。有关详细信息，请参阅内存映射寄存器描述部分。

数字输出

AD9640输出驱动器可配置为通过将DRVDD与接口逻辑的数字电源相匹配，与1.8 V至3.3 V CMOS逻辑系列接口。AD9640也可以配置为使用1.8V的DRVDD电源电压的LVDS输出。

在CMOS输出模式中，输出驱动器的大小可以提供足够的输出电流来驱动各种逻辑族。然而，大的驱动电流往往会导致电源上的电流故障，从而影响转换器的性能。

需要ADC驱动大电容负载或大扇出的应用可能需要外部缓冲器或锁存器。

当在外部引脚模式下操作时，通过设置SCLK/DFS引脚，可以为偏移二进制或双倍补码选择输出数据格式（见表15）。

如AN-877应用说明中所述，通过SPI接口到高速adc，当使用SPI控制时，可以选择偏移二进制、双倍补码或灰色代码的数据格式。

数字输出启用功能（OEB）

AD9640具有灵活的三态数字输出引脚的能力。使用SMI SDO/OEB管脚或通过SPI接口启用三态模式。如果SMI SDO/OEB引脚低，则启用输出数据驱动程序。如果SMI SDO/OEB引脚高，则输出数据驱动器处于高阻抗状态。此OEB功能不用于快速访问数据总线。注意，OEB是指数字电源（DRVDD），不应超过该电源电压。

当使用SPI接口时，每个通道的数据和快速检测输出可以通过使用寄存器0x14中的输出启用条位独立地进行三个声明。

时机

AD9640提供具有12个时钟周期的管道延迟的锁存数据。数据输出在时钟信号上升沿后的一个传播延迟（t）可用。

输出数据线的长度和负载应最小化，以减少AD9640内的瞬变。这些瞬态会降低变换器的动态性能。

AD9640的最低典型转换速率为10msps。

当时钟速率低于10毫秒/秒时，动态性能会降低。

数据时钟输出（DCO）

AD9640提供两个数据时钟输出（DCO）信号用于捕获外部寄存器中的数据。数据输出在DCO的上升沿上有效，除非DCO时钟极性已通过SPI改变。

ADC超量程和增益控制

在接收器应用中，期望有一种机制来可靠地确定转换器何时将被剪裁。标准溢出指示器提供了有关模拟输入状态的事后信息，但其作用有限。因此，有一个低于满标度的可编程阈值是有帮助的，该阈值允许在剪辑实际发生之前减少增益的时间。此外，由于输入信号可能具有显著的转换速率，因此该功能的延迟是主要关注的问题。高流水线转换器可能具有显著的延迟。一个很好的折衷办法是使用ADC第一级的输出位来实现这个功能。这些输出位的延迟非常低，总体分辨率不高。峰值输入信号通常在满标度至满标度以下6分贝至10分贝之间。3位或4位输出为该功能提供足够的范围和分辨率。

使用SPI端口，用户可以提供一个阈值，超过该阈值，超范围输出将处于活动状态。只要信号低于这个阈值，输出就应该保持低。快速检测输出也可以通过SPI端口编程，以便其中一个管脚可以作为当前使用此功能的客户的传统超量程管脚。在这种模式下，转换器的所有14位都以传统方式进行检查，在通常定义为溢出的情况下，输出很高。在任一模式下，计算条件时都会考虑数据的大小（但不考虑数据的符号）。阈值检测对期望范围（幅度）以外的正信号和负信号的响应相同。

快速检测概述

AD9640包含促进快速超范围检测的电路，允许非常灵活的外部增益控制实现。每个ADC有四个快速检测（FD）输出管脚，用于输出关于ADC输入电平的当前状态的信息。这些管脚的功能可通过寄存器0x104中的快速检测模式选择位和快速检测启用位进行编程，允许从内部数据路径中的多个点输出范围信息。根据可编程阈值水平，这些输出引脚也可以设置为指示存在超量程或超量程条件。表17显示了可用于快速检测管脚的六种配置。

ADC快速幅度

当快速检测输出管脚被配置为输出ADC快速幅度时（即，当快速检测模式选择位被设置为0b000时），所呈现的信息是来自延迟仅为两个时钟周期（在CMOS输出模式时）的早期转换器级的ADC电平。在此配置中使用快速检测输出管脚可提供最早的液位指示信息。由于此信息是在数据路径的早期提供的，因此指示的级别存在显著的不确定性。表18显示了额定电平以及ADC快速幅度所表示的不确定度。

当快速检测模式选择位设置为0b001、0b010或0b011时，快速检测输出引脚的子集可用。在这些模式下，快速检测输出管脚具有6个时钟周期的延迟。表19显示了当快速检测模式选择位设置为0b001时（即，当FD[3:1]引脚上显示ADC快速幅度时）对应的ADC输入电平。

当快速检测模式选择位被设置为0b010或0b011（即，当FD[3:2]管脚上出现ADC快速幅度时），则不提供LSB。该模式的输入范围如表20所示。

ADC超量程（或）

当在ADC输入端检测到超量程时，ADC超量程指示器被断言。过量程条件在ADC管道的输出处确定，因此，受12个ADC时钟周期的延迟影响。输入端的超量程在该位发生后12个时钟周期内指示。

增益开关

AD9640包括适用于大动态范围或应用增益测距转换器的应用的电路。该电路允许设置数字阈值，以便可以编程设置较高阈值和较低阈值。快速检测模式选择位=010到快速检测模式选择位=101支持增益切换选项的各种组合。

其中一个用途是检测ADC何时将在特定输入条件下达到满标度。其结果是提供一个指示器，可用于快速插入衰减器，防止ADC过驱动。

粗阈值（C_UT）

如果ADC快速幅度输入电平大于在粗略上限阈值寄存器（地址0x105[2:0]）中编程的电平，则断言粗略上限阈值指示器。粗略的阈值上限输出在输入超过电平后输出两个时钟周期，因此，提供输入信号电平的快速指示。粗略的阈值上限如表21所示。此指示灯在至少两个ADC时钟周期内保持断言状态，或直到信号降至阈值水平以下。

精细上阈值（F_UT）

如果输入量超过位于寄存器0x106和寄存器0x107中的精细上限阈值寄存器中编程的值，则断言精细上限阈值指示器。将13位阈值寄存器与ADC输出处的信号幅度进行比较。此比较受ADC时钟延迟的影响，但在转换器分辨率方面是准确的。细阈值上限由以下等式定义：

细下限（F_LT）

如果输入量小于位于寄存器0x108和寄存器0x109处的精细下限阈值寄存器中编程的值，则断言精细下限阈值指示器。精细低阈值寄存器是一个13位寄存器，与ADC输出的信号幅度相比较。此比较受ADC时钟延迟的影响，但在转换器分辨率方面是准确的。细下限阈值大小由以下等式定义：

精细上阈值指示器和精细下阈值指示器的操作如图67所示。

增量增益（IG）和减量增益（DG）

类似地，对应于精细的低阈值位，除了增量增益和减量增益指示器旨在一起使用，以提供信息，实现外部增益控制。减量增益指示器与粗略上限阈值位一起工作，当输入幅度大于粗略上限阈值寄存器（地址0x105）中的3位值时断言。增量增益指示符，仅当输入幅度小于停站时间过后在精细下限阈值寄存器中编程的值时，才断言增量增益指示符。驻留时间由位于地址0x10A和地址0x10B的16位驻留时间值设置，并以1到65535的ADC输入时钟周期为单位设置。精细低阈值寄存器是一个13位寄存器，与ADC输出的幅度相比较。此比较受ADC时钟延迟的影响，但允许更精细、更精确的比较。细阈值上限由以下等式定义：

减量增益输出从ADC快速检测输出引脚工作，提供了一个潜在超范围条件的快速指示。增量增益使用ADC输出处的比较，要求输入幅度在向外部电路发送信号以增加增益之前，在预定义的时间段内保持在精确的可编程水平以下。

递增增益输出和递减增益输出的操作如图67所示。

信号监测器

信号监视器块提供关于由ADC数字化的信号的附加信息。信号监视器计算rms输入幅度、峰值幅度和/或幅度超过特定阈值的采样数。同时，这些函数可用于深入了解信号特性，并估计输入信号的峰值/平均比甚至互补累积分布函数（CCDF）曲线的形状。该信息可用于驱动AGC环路，以在存在真实信号的情况下优化ADC的范围。

通过使用SPI端口或信号监视器运动输出将地址0x116处的内部寄存器读回地址0x11B，可以从部件获得信号监视器结果值。SPI可访问信号监视器寄存器的输出内容通过信号监视器控制寄存器的两个信号监视器模式位来设置。两个ADC通道必须配置为相同的信号监视器模式（地址0x112）。为每个ADC通道提供单独的SPI可访问的20位信号监测结果（SMR）寄存器。信号监视器功能的任何组合也可以通过串行运动接口输出给用户。使用信号监视器运动控制寄存器中的峰值检测器输出启用位、rms/ms幅度输出启用位和阈值交叉输出启用位启用这些输出。

对于每个信号监视器测量，可编程信号监视器周期寄存器（SMPR）控制测量的持续时间。该时间段被编程为位于地址0x113、地址0x114和地址0x115的24位信号监视周期寄存器中的输入时钟周期数。该寄存器可编程为128个样本到1678（200）万个样本。

由于a dc的dc偏移量可以显著大于感兴趣的信号（影响来自信号监视器的结果），因此在测量功率之前，作为信号监视器块的一部分包括dc校正电路以使dc偏移量为零。

峰值检波器模式

在可编程时间段（由SMPR确定）内监视输入端口信号的幅度，以给出检测到的峰值。通过在信号监视器控制寄存器的信号监视器模式位中编程逻辑1或在信号监视器运动控制寄存器中设置峰值检测器输出启用位来启用此功能。激活此模式前，必须对24位SMPR进行编程。

启用此模式后，SMPR中的值将加载到监视器周期计时器中，并开始倒计时。将输入信号的幅度与内部峰值电平保持寄存器中的值（用户不可访问）进行比较，并且将两者中的较大者更新为当前峰值电平。峰值保持寄存器的初始值被设置为当前ADC输入信号幅度。此比较将继续，直到监视周期计时器的计数达到1。

当监视器周期计时器达到计数1时，13位峰值电平值被传输到信号监视器保持寄存器（用户不可访问），该寄存器可通过SPI端口读取或通过运动串行接口输出。用SMPR中的值重新加载监视器周期计时器，并重新启动倒计时。此外，在峰值电平保持寄存器中更新第一输入样本的幅度，并且如前所述的比较和更新过程继续。

图68是峰值检测器逻辑的框图。SMR寄存器包含由峰值检测器逻辑检测到的峰值的绝对幅度。

RMS/MS幅度模式

在该模式下，输入端口信号的均方根（rms）或均方根（ms）幅度在可编程时间段（由SMPR确定）上积分（通过添加累加器）以给出输入信号的均方根或ms幅度。通过在信号监视器控制寄存器的信号监视器模式位中编程逻辑0或在信号监视器运动控制寄存器中设置rms/ms幅度输出启用位来设置此模式。在激活此模式之前，必须对表示执行集成的周期的24位SMPR进行编程。

启用rms/ms幅度模式后，将SMPR中的值加载到监视器周期计时器中，并立即开始倒计时。每个输入样本都被转换为浮点格式和平方。然后将其转换为11位定点格式，并添加到24位累加器的内容中。集成将继续，直到监视器周期计时器达到计数1。

当监视器周期计时器达到计数1时，累加器中的值的平方根被获取，并在经过一些格式化后传输到信号监视器保持寄存器，该寄存器可以通过SPI端口读取或通过SPORT串行端口输出。用SMPR中的值重新加载监视器周期计时器，并重新启动倒计时。此外，第一输入样本信号功率在累加器中被更新，并且累加器继续与随后的输入样本一起进行。

图69说明了均方根值监测逻辑。

对于有效值幅度模式，信号监视器结果（SMR）寄存器中的值是20位定点数。以下公式可用于根据寄存器中的MAG值确定dBFS中的均方根值。注意，如果信号监视周期（SMP）是2的幂，则方程中的第二项变为0。

对于ms-magnitude模式，SMR中的值是20位固定点编号。以下公式可用于根据寄存器中的MAG值确定dBFS中ms的大小。注意，如果SMP是2的幂，则方程中的第二项变为0。

越限模式

在阈值交叉操作模式中，在可编程时间段（由SMPR给出）内监视输入端口信号的幅度，以计算其穿过某个可编程阈值的次数。此模式通过在信号监视器控制寄存器的信号监视器模式位中编程逻辑1x（其中x是一个不关心的位）或通过在信号监视器运动控制寄存器中设置阈值交叉输出启用位来设置。在激活此模式之前，用户需要为每个单独的输入端口编程24位SMPR和13位高阈值寄存器。同一个高阈值寄存器用于信号监测和增益控制（见ADC超量程和增益控制部分）。

进入此模式后，将SMPR中的值加载到监视器周期计时器中，并开始倒计时。在每个输入时钟周期，将输入信号的幅度与阈值上限寄存器（先前编程）进行比较。如果输入信号的幅度大于上限阈值寄存器，则内部计数寄存器递增1。

内部计数寄存器的初始值设置为0。内部计数寄存器的这种比较和递增一直持续到监视器周期计时器达到计数1为止。

当监视器周期计时器达到计数1时，内部计数寄存器中的值被传输到信号监视器保持寄存器，该寄存器可通过SPI端口读取或通过运动串行端口输出。

监视器周期计时器用SMPR寄存器中的值重新加载，并重新启动倒计时。内部计数寄存器也被清除为值0。图70说明了阈值交叉逻辑。SMR寄存器中的值是大于阈值寄存器的采样数。

附加控制位

为了在信号监测过程中提供额外的灵活性，在信号监控器控制寄存器中提供两个控制位。它们是信号监测使能位和复功率计算模式使能位。

信号监视器启用位

信号监视器启用位，寄存器0x112的位0，启用信号监视器块的操作。如果在特定应用中不需要信号监视器功能，则应清除此位（默认）以节省电源。

复功率计算模式使能位

设置此位时，部件假设通道A正在数字化I数据，通道B正在数字化复杂输入信号的Q数据（或反之亦然）。在此模式下，报告的功率等于以下值：

如果信号监视器模式位设置为00，则该结果显示在信号监视器直流值通道A寄存器中。信号监视器DC值信道B寄存器继续计算信道B值。

直流校正

由于a dc的dc偏移量可以明显大于被测量的信号，因此在测量功率之前包括dc校正电路以使dc偏移量为零。直流校正电路也可以切换到主信号路径，但如果a dc正在数字化具有显著直流内容的时变信号（例如GSM），则这可能不合适。

直流校正带宽

直流校正电路是一个高通滤波器，具有可编程带宽（在125毫秒/秒时范围在0.15赫兹和1.2千赫之间）。带宽通过写入位于地址0x10C的信号监视器dc校正控制寄存器的位[5:2]来控制。

以下公式可用于计算直流校正电路的带宽值：

其中：K是在寄存器0x10C中编程的4位值，位[5:2]（0到13之间的值对k有效；编程14或15提供与编程13相同的结果）。

fCLK是以赫兹（Hz）为单位的ADC采样率。

直流校正回读

当前的直流校正值可以在寄存器0x10D中读回通道A的寄存器0x10E，通道B的寄存器0x10F和寄存器0x110。直流校正值是一个14位值，可以跨越ADC的整个输入范围。

直流校正冻结

寄存器0x10C的设置位6冻结其直流校正当前状态并继续使用上次更新的值作为dc校正值。清除此位将重新启动dc校正并将当前计算值添加到数据中。

直流校正启用位

寄存器0x10C的设置位0允许在信号监视器计算中使用直流校正。通过设置寄存器0x10C的位1，可以将计算出的直流校正值添加到输出数据信号路径。

运动输出信号监视器

SPORT是一个带有三个输出引脚的串行接口：SMI SCLK（运动时钟）、SMI SDF（运动帧同步）和SMI SDO（运动数据输出）。运动是主控，驱动芯片上的所有三个运动输出引脚。

SMI症状自评量表

数据输出和帧同步在SMI SCLK的正边缘上驱动。SMI SCLK有三种可能的波特率：1/2、1/4或1/8 ADC时钟率，基于运动控制。当不发送任何数据时，也可以根据SPORT SMI SCLK sleep位关闭SMI SCLK。当不需要SMI SCLK时，使用该位来禁用SMI SCLK可以减少返回信号路径的任何耦合错误（如果这些错误被证明是系统中的问题）。然而，这样做的缺点是传播时钟的频率内容。如果需要，可以让SMI SCLK保持运行以简化频率规划。

SMI SDF

SMI SDFS是串行数据帧同步，它定义帧的开始。一个运动帧包含来自两个运动帧的数据数据路径。数据路径A中的数据在帧同步之后发送，然后是数据路径B中的数据。

SMI SDO

SMI SDO是块的串行数据输出。数据首先在SMI SDFS之后的下一个正边上发送MSB。每个数据输出块包括来自每个数据路径的一个或多个rms/ms幅度、峰值电平和阈值交叉值（按规定顺序）。如果启用，则发送数据，首先是rms，然后是peak和threshold，如图71所示。

内建自测试（BIST）和输出测试

AD9640包括内置的测试功能，可以验证每个通道的完整性，并便于板级调试。包括一个内置自检（BIST）功能，用于验证AD9640的数字数据路径的完整性。还提供了各种输出测试选项，以便在AD9640的输出上放置可预测的值。

内置自检（BIST）

内建自测试是对选定的AD9640信号通路。启用时，测试从内部PN源通过从ADC块输出开始的数字数据路径运行。BIST序列运行512个周期并停止。通道A或通道B的BIST签名值放在寄存器0x024和寄存器0x025中。如果选择一个通道，其BIST签名将写入两个寄存器。如果两个通道都被选中，则来自A通道的结果将被放入BIST签名寄存器中。

在测试过程中，输出没有断开，因此可以在运行时观察到PN序列。PN序列可以基于寄存器0x00E第2位中编程的值，从其最后一个值继续或从开始处开始。BIST签名结果因信道配置而异。

输出测试模式

输出测试选项如表25所示。启用输出测试模式时，ADC的模拟部分与数字后端块断开连接，测试模式通过输出格式化块运行。有些测试模式受输出格式的约束，有些则不受输出格式的约束。如果使用PN重置位通过设置寄存器0x0D的位4或位5将生成器保持在重置模式，则可以强制PN序列测试的种子值。这些测试可以在有或无模拟信号（如果存在，则忽略模拟信号）的情况下执行，但它们确实需要编码时钟。有关更多信息，请参阅AN-877应用说明，通过SPI连接到高速ADC。

通道/芯片同步

AD9640有一个同步输入，允许用户灵活的同步选项来同步内部块。时钟分频器同步特性有助于保证多个adc之间的同步采样时钟。也可以使用同步输入来同步信号监视器块，该同步输入允许在特定时间段内测量输入信号的特性。输入时钟分配器可以在同步信号的一次出现或每次出现时同步。信号监视器块在每个同步输入信号上同步。

同步输入在内部与采样时钟同步；但是，为了确保多个部分之间不存在定时不确定性，同步输入信号应在外部与输入时钟信号同步，以满足表8所示的设置和保持时间。同步输入应使用单端CMOS型信号驱动。

串行端口接口（SPI）

AD9640串行端口接口（SPI）允许用户通过ADC内部提供的结构化寄存器空间为特定功能或操作配置转换器。这给用户增加了灵活性和定制取决于应用程序。地址通过串行端口访问，可以通过端口写入或读取。内存被组织成字节，可以进一步划分为字段，这些字段记录在内存映射部分。有关详细的操作信息，请参阅AN-877应用说明，通过SPI连接到高速ADC。

使用SPI的配置

有三个管脚定义了这个ADC的SPI。它们是SCLK/DFS管脚、SDIO/DCS管脚和CSB管脚（见表22）。SCLK/DFS（串行时钟）用于同步ADC的读写数据。SDIO/DCS（串行数据输入/输出）是一个双用途管脚，允许从内部ADC存储器映射寄存器发送和读取数据。CSB（chip select bar）是一个激活的低控制，可以启用或禁用读写周期。

CSB的下降沿与SCLK的上升沿共同决定了帧的开始。序列定时及其定义的示例可以在图73和表8中找到。

其他涉及CSB的模式也可用。CSB可以无限期地保持低位，这将永久启用设备；这称为流式传输。CSB可能会在字节之间高挂起，以允许额外的外部计时。当CSB连接到高电平时，SPI功能被置于高阻抗模式。此模式开启任何SPI管脚辅助功能。

在指令阶段，发送16位指令。数据遵循指令阶段，其长度由W0和W1位确定。所有数据都由8位字组成。多字节串行数据传输帧中第一个字节的第一位指示是发出读取命令还是写入命令。这允许串行数据输入/输出（SDIO）管脚将输入方向更改为输出方向。

除了字长之外，指令阶段还确定串行帧是读还是写操作，从而允许串行端口用于对芯片进行编程以及读取片上存储器的内容。如果指令是回读操作，则执行回读会导致串行数据输入/输出（SDIO）管脚在串行帧中的适当点处从输入更改为输出。

数据可以以MSB first模式或LSB first模式发送。MSB first是开机时的默认值，可以通过配置寄存器进行更改。有关此功能和其他功能的更多信息，请参阅AN-877应用说明，通过SPI连接到高速ADC。

硬件接口

表22中描述的管脚包括用户编程设备和AD9640串行端口之间的物理接口。使用SPI接口时，SCLK引脚和CSB引脚用作输入。SDIO管脚是双向的，在写入阶段作为输入，在回读期间作为输出。

SPI接口足够灵活，可由FPGAs或微控制器控制。AN-812应用说明中详细描述了一种SPI配置方法，基于单片机的串行口接口启动电路。

SPI端口不应在需要转换器完全动态性能的期间处于活动状态。由于SCLK信号、CSB信号和SDIO信号通常与ADC时钟异步，这些信号的噪声会降低转换器的性能。如果车载SPI总线用于其他设备，则可能需要在该总线和AD9640之间提供缓冲器，以防止这些信号在关键采样期间在转换器输入端转换。

当不使用SPI接口时，有些管脚具有双重功能。当在设备通电期间将插脚绑在AVDD或接地上时，它们与特定功能相关。数字输出部分描述AD9640支持的可捆绑功能。

不带SPI的配置

在不与SPI控制寄存器接口的应用程序中，SDIO/DCS管脚、SCLK/DFS管脚、SMI SDO/OEB管脚和SMI SCLK/PDWN管脚用作独立的CMOScompatible控制管脚。当设备通电时，假设用户打算将管脚用作占空比稳定器、输出数据格式、输出启用和断电特性控制的静态控制线。在此模式下，CSB芯片选择应连接到AVDD，这将禁用串行端口接口。

SPI可访问功能

以下是通过SPI可访问的一般特性的简要描述。这些特性在AN-877应用说明中详细描述，通过SPI与高速adc接口。

内存映射

读取内存映射表

内存映射表中的每一行都有八个位位置。内存映射大致分为四个部分：芯片配置和ID寄存器映射（地址0x00到地址0x02）；ADC设置、控制和测试（地址0x08到地址0x25）；通道索引和传输寄存器映射（地址0x05到地址0xFF）；数字特性控制（地址0x100到地址0x11B）。

从右栏开始，表25中的内存映射寄存器记录所示每个十六进制地址的默认十六进制值。标题位为7（MSB）的列是给定的默认十六进制值的开头。例如，地址0x18，VREF select，其十六进制默认值为0xC0。这意味着位7=1，位6=1，其余位为0。此设置是默认的参考选择设置。默认值使用2.0 V峰值参考。有关此功能和其他功能的更多信息，请参阅AN-877应用说明，通过SPI连接到高速ADC。本文件详细说明了寄存器0x00到寄存器0xFF。剩余的寄存器，从寄存器0x100到寄存器0x11B，记录在内存映射寄存器描述部分。

开放位置

此设备当前不支持表25中未包含的所有地址和位位置。有效地址位置的未使用位应使用0写入。仅当地址位置的一部分打开时（例如，地址0x18）才需要写入这些位置。如果整个地址位置处于打开状态（例如，地址0x13），则不应写入此地址位置。

默认值

从复位开始，关键寄存器加载默认值。寄存器的默认值在内存映射寄存器表25中给出。

逻辑电平

逻辑级术语解释如下：

（1）、“Bit is set”与“Bit is set to Logic 1”同义，或“正在为位编写逻辑1。”

（2）、“Clear a bit”与“bit is set to Logic 0”同义，或“正在为位写入逻辑0。”

转移寄存器映射

地址0x08到地址0x18被隐藏。写入这些地址不会影响部分操作，直到通过将0x01写入地址0xFF并设置传输位发出传输命令。这允许在设置传输位时在内部和同时更新这些寄存器。内部更新在设置传输位和位自动清除时发生。

通道专用寄存器

某些通道设置功能（如信号监视器阈值）可以针对每个通道进行不同的编程。在这些情况下，通道地址位置在每个通道的内部重复。这些寄存器在表25的参数名列中被指定为本地寄存器。可以通过在寄存器0x05中设置适当的通道A或通道B位来访问这些本地寄存器。如果两个位都已设置，则后续写入会影响两个通道的寄存器。在读取周期中，只有通道a或通道B应设置为读取两个寄存器中的一个。如果在SPI读取周期期间设置了两个位，则部件返回信道A的值。在表25的参数名称列中指定为全局的寄存器影响整个部件或信道特性，其中信道之间不允许独立设置。寄存器0x05中的设置不影响全局寄存器。

内存映射寄存器描述

有关寄存器0x00控制到寄存器0xFF的功能的更多信息，请参阅AN-877应用说明，通过SPI连接到高速ADC。

同步控制（寄存器0x100）

位7-信号监视器同步启用

位7启用从外部同步输入到信号监视器块的同步脉冲。当位7高，位0高时，同步信号通过。这是连续同步模式。

位[6:3]-保留

位2时钟除法器，仅限下次同步

如果同步启用位（地址0x100[0]）高且时钟分配器同步启用（地址0x100[1]）高，则位2允许时钟分配器同步到它接收的第一个同步脉冲，而忽略其余脉冲。地址0x100[1]在同步后重置。

位1时钟分配器同步启用

位1将同步脉冲选通至时钟分配器。当位1高，位0高时，同步信号通过。这是连续同步模式。

位0主同步启用

位0必须高才能启用任何同步功能。

快速检测控制（寄存器0x104）位[7:4]-保留

Bits[3:1]-快速检测模式选择

这些位根据表17设置快速检测输出位的模式。

位0-快速检测启用

位0用于启用快速检测位。当快速检测输出被禁用时，输出进入高阻抗状态。在LVDS模式下，当输出交错时，只有当两个通道都关闭（断电/待机/输出禁用）时，输出才会变为高Z。如果只有一个通道关闭（断电/待机/输出禁用），快速检测输出将重复激活通道的数据。

精细上限阈值（寄存器0x106和寄存器0x107）

寄存器0x106，位[7:0]-精细上阈值[7:0]

寄存器0x107，位[7:5]-保留

寄存器0x107，位[4:0]-精细上阈值[12:8]

这些寄存器提供精细的上限阈值。该13位值与来自ADC块的13位幅度相比较，并且，如果ADC幅度超过该阈值，则设置F_UT标志。

精细下限阈值（寄存器0x108和寄存器0x109）

寄存器0x108，位[7:0]-精细下限阈值[7:0]

寄存器0x109，位[7:5]-保留

寄存器0x109，位[4:0]-精细下限阈值[12:8]

这些寄存器提供了一个很好的下限阈值。将该13位值与来自ADC块的13位幅度进行比较，如果ADC幅度小于该阈值，则设置F_LT标志。

信号监视器直流校正控制（寄存器0x10C）

位7—保留

位6-DC校正冻结

当位6被设置为高时，dc校正不再更新到信号监视块。它保存它计算的最后一个dc值。

位[5:2]-直流校正带宽

这些位设置信号监视器直流校正功能的平均时间。它是一个4位字，用于设置校正块的带宽。

位1—信号通路启用的直流校正

将位1设置为高将使dc测量块的输出与信号路径中的数据相加，以从信号路径中消除dc偏移。

用于SM启用的位0-DC校正

位0启用信号监视块中的直流校正功能。直流校正是一种平均功能，信号监视器可以使用它来消除信号中的直流偏移。从测量中移除此直流电可以获得更精确的读数。

信号监测器直流值通道A（寄存器0x10D和寄存器0x10E）

寄存器0x10D，位[7:0]-通道A直流值[7:0]

寄存器0x10E，位[7:0]-通道A直流值[13:8]

这些只读寄存器保存由信道A的信号监视器计算的最新dc偏移值。

信号监视器直流值通道B（寄存器0x10F和寄存器0x110）

寄存器0x10F位[7:0]-通道B直流值[7:0]

寄存器0x110位[7:0]-通道B直流值[13:8]

这些只读寄存器保存由信道B的信号监视器计算的最新dc偏移值。

信号监视器运动控制（寄存器0x111）位7-保留

位6-RMS/MS幅度输出启用

这些位使20位rms或ms量级测量成为运动上的输出。

位5峰值功率输出使能

位5使13位峰值测量成为运动上的输出。

位4-阈值交叉输出启用

位4将13位阈值测量作为运动上的输出启用。

位[3:2]-运动SMI SCLK除法

这些位的值设置运动SMI SCLK与输入时钟的除法比。值0x01集合除以2（默认值），值0x10集合除以4，值0x11集合除以8。

位1-运动SMI SCLK睡眠

当信号监视器块没有要传输的数据时，设置位1高将导致SMI SCLK保持低。

位0-信号监视器运动输出启用

设置后，位0使信号监视器的运动输出开始从信号监视器块移出结果数据。

信号监视器控制（寄存器0x112）

第7位-复杂功率计算模式启用

该模式假设I数据出现在一个通道上，Q数据出现在另一个通道上。报告的结果是复合功率，测量如下：

位[6:4]-保留

位3信号监视器RMS/MS选择

设置位3低选择均方根功率测量模式。设置位3高选择ms功率测量模式。

位[2:1]-信号监视模式

第2位和第1位将数据输出信号监视器的模式设置为寄存器0x116，以寄存器0x11B。将第2位和第1位设置为0x00，选择rms/ms功率输出；将这些位设置为0x01，选择峰值功率输出；将0x10或0x11设置为阈值交叉输出。

位0-信号监视器启用

设置位0高启用信号监视器块。

信号监视周期（寄存器0x113到寄存器0x115）寄存器0x113，位[7:0]-信号监视周期[7:0]

寄存器0x114，位[7:0]-信号监视周期[15:8]

寄存器0x115，位[7:0]-信号监视周期[23:16]

此24位值设置信号监视器执行其操作的时钟周期数。尽管该寄存器默认为64（0x40），但该寄存器的最小值为128（0x80）个周期—写入小于128的值可能导致结果不准确。

信号监视器结果通道A（寄存器0x116到寄存器0x118）

寄存器0x116，位[7:0]-信号监视器结果通道A[7:0]

寄存器0x117，位[7:0]-信号监视器结果

通道A[15:8]

寄存器0x118，位[7:4]-保留

寄存器0x118，位[3:0]-信号监视器结果

通道A[19:16]

此20位值包含通道A的信号监视块计算的结果。内容取决于寄存器0x112中的设置[2:1]。

信号监视器结果通道B（寄存器0x119到寄存器0x11B）

寄存器0x119，位[7:0]-信号监视器结果通道B[7:0]

寄存器0x11A，位[7:0]-信号监视器结果

通道B[15:8]

寄存器0x11B，位[7:4]-保留

寄存器0x11B，位[3:0]-信号监视器结果

通道B[19:16]

此20位值包含由信道B的信号监视块计算的结果。内容取决于寄存器0x112中的设置[2:1]。

应用程序信息

设计指南

在开始AD9640作为一个系统的设计和布局之前，建议设计者熟悉这些指南，其中讨论了特定管脚所需的特殊电路连接和布局要求。

电源和接地建议

将电源连接到AD9640时，建议使用两个单独的1.8V电源：一个电源用于模拟（AVDD）和数字（DVD），另一个电源用于数字输出（DRVDD）。AVDD和DVDD电源虽然来源相同，但应使用铁氧体磁珠或滤波器扼流圈和单独的去耦电容器进行隔离。用户可以使用多个不同的去耦电容器来覆盖高频和低频。这些应位于靠近PC板级入口点的位置，并靠近具有最小轨迹长度的零件管脚。

使用AD9640时，单个PCB接地平面应足够。通过适当的去耦和PCB模拟、数字和时钟部分的智能分区，可以轻松实现最佳性能。

LVDS操作

AD9640在通电时默认为CMOS输出模式。如果需要LVDS操作，则必须在通电后使用SPI配置寄存器对该模式进行编程。当AD9640在CMOS模式下通电，输出端带有LVDS终端电阻（100Ω）时，DRVDD电流可能会高于典型值，直到零件置于LVDS模式。这种额外的DRVDD电流不会对AD9640造成损坏，但是当考虑到该部件的最大DRVDD电流时，应该考虑到它。

为了避免这种额外的DRVDD电流，可以在通电时通过将OEB引脚设为高电平来禁用AD9640输出。通过SPI端口将部件置于LVDS模式后，可以将OEB引脚调低以启用输出。

暴露叶片热段塞建议

为了达到最佳的电性能和热性能，ADC底部的外露叶片必须连接到模拟接地（AGND）上。印刷电路板上的一个连续的、暴露的（无焊接掩模）铜平面应与AD9640暴露的叶片（引脚0）匹配。

铜平面应该有几个通孔，以实现最低可能的电阻热路径，以便散热通过PCB底部。这些通孔应使用非导电环氧树脂填充或堵塞。

为了最大化ADC和PCB之间的覆盖和粘合，应将丝网覆盖以将PCB上的连续平面分割成几个均匀的部分。这在回流过程中提供了两个连接点。使用一个没有分区的连续平面可以保证ADC和PCB之间只有一个连接点。有关PCB布局示例，请参见评估板。有关芯片级封装的封装和PCB布局的详细信息，请参阅AN-772应用说明，引线框架芯片级封装（LFCSP）的设计和制造指南。

CML

CML引脚应使用0.1μF电容器与接地分离，如图47所示。

RBIAS

AD9640要求在RBIAS引脚和接地之间放置一个10 kΩ电阻。该电阻器设置ADC磁芯的主电流基准，且应具有至少1%的公差。

参考解耦

VREF管脚应与一个低ESR 1.0μF电容器和一个0.1μF陶瓷低ESR电容器并联进行外部去耦接地。

SPI端口

SPI端口不应在需要转换器完全动态性能的期间处于活动状态。由于SCLK、CSB和SDIO信号通常与ADC时钟异步，这些信号的噪声会降低转换器性能。如果车载SPI总线用于其他设备，则可能需要在该总线和AD9640之间提供缓冲区，以防止这些信号在关键采样期间在转换器输入端转换。

外形尺寸