1 引言 科学技术的发展对数据采集系统的采样速率、分辨率、精度、接口及抗干扰能力等提出越来越高的要求。adl871是目前市场上动态范围、采样速率和采样精度等指标都很突出数据的一款24位adc，它的推出为设计高速、高精度数据采集系统提供了一种较好的解决方案。由于其输出为串行输出，当其和mcu直接相连时，会使采样系统的采样速率大大降低。 如果mcu的i/o端口的实际最高速率是1mhz(单片机的速率通常是这个数量级)，那么i/o端13传输1bit的最短时间间隔为1μs，当adl871输出2路各24bit时，需要实际串行输出64bit，故采样速率下降为1mhz/64=15.625khz，这个速率远远低于adl871的96khz，另外，单片机把64位串行数据再处理为2个24位的并行数据时，速度会进一步降低。 为此，笔者采用现场可编程门阵列(fpga)设计了adl871和mcu之间的接口，由fpga完成对adl871的控制，并将其输出的串行数据在fpga的内部变为并行数据，并行后的数据以8位或12位为一组发给mcu。由于fpga的实际传输速率可以满足和adl871的传输速率要求，故上述“瓶颈”得以解决。

2 接口设计2．1 时钟设计 图1示出a/d转换器的输入时钟设计，md转换器工作在从模式下时，需要外部提供rlclk和bclk。在主时钟mclk的输入下，通过对mclk 4分频得到bclk的信号，用来作为位数据提取的信号。rlclk是通过对bclk的32分频得到的，用来区分左右通道的数据，同时输出en信号作为后续处理的同步信号。

2．2 接口设计 在图2中，输入为mclk(主时钟)、reset(启动信号)和shiftin(a/d输出数据)，输出为rl(左右帧信号)、bclk(a/d数据位时钟)，txt(并行数据读取控制)和shiftout(并行数据输出)。通过时钟控制输出bclk和rlclk到ad1871，ad1871传出数据shiftin进入shift模块，shift模块在正确的位时钟下读取shiftin的输入数据，并进行串，并转换，之后输出8位或12位的数据。同时输出txt并行数据读取控制。

2．3 shift模块程序

emity shifill isport(bclk：in std_logic；一输入的bclk位信号cr ：in std_logic；--输入的使能信号shiftin：in std_logic：--ad输入的串行信号rlen：in std_logic；--输入的rlclk使能，帧对准信号txts：out std_logic；--8位的组信号输出控制信号sddddd：out std_logic_vector (7downto 0)； --8位并行信号输出)；end shift11：architecture behavioral width=353 border=0 resized="0">

笔者用maxplus ii对以上设计进行仿真后得到图3所示的时序图，完全满足设计要求，从图3可以看出串行输入的数据(shiflin)变成并行的数据(shiftout)输出，在此过程中数据延时8个周期，每个txts的上升沿提取数据能保证数据的正确性。因为从数据的变动到txts的上升沿有400ns，大于fpga的数据建立时间(25ns~50ns)，可以保证提取数据的正确性。

3 小型采样系统 图4示出采用adl871构成的采样系统结构。整个系统在1个fpga上实现，分为3部分：并转换模块；adc控制和配置；uart通信。

具体的功能是实现adc的初始化、信号的采集存储及uart通信。 工作原理是由adc控制模块来接收pc的数据，转发控制数据到adc，对adc的工作状态进行配置。完成后adc采样并储存在fifo中，通过控制向单片机传送数据。 从仿真结果看，整个系统的工作正常，说明接口设计的正确性和可行性。

4 结束语 由adl871构成的数据采集系统具有高分辨率、宽动态范围、高信噪比等特点，特别适用于高精度数据采集系统。∑-△型adc具有抗干扰能力强、量化噪声小、分辨率高、线性度好、转换速度较高、价格合理等优点，因此越来越多地受到电子产品用户及设计人员的重视。解决这类adc的接口问题在实际设计中具有重大意义。笔者设计的接口使单片机从接收数据的困境中解脱出来，大大提高了单片机的采样速率，原来处理一帧数据需要读64次，现在只需要6次，在12位输出的情况下只需要4次，也就是说采用fpga后单片机的i/o口可以达到1mhz/6=166．66khz的采样速率，大大超过了96khz的采样速率，使单片机有时间对数据进行一些处理。