系统级芯片的优势在于节约了片上空间、减少了附件并降低了封装成本。现在，许多用于家用电器和通信系统的器件要求有较大的存储密度(32到256 Mb)以存储大量数据。然而，传统的闪存占用硅片面积较大，从而使得整个系统级芯片尺寸变大。本文介绍一种新型的存储器工艺，它兼容现有工艺并极大地减少了芯片面积。

要解决大型嵌入式存储模块的面积和成本问题，就必须采用新的解决方案。目前，一种与标准CMOS工艺兼容、称为微闪(micro-flash)工艺的非易失性存储结构已经出现，微闪存储单元本身的体积很小，可支持高度小型化，从而使得采用这种工艺的闪存和EEPROM模块能有效嵌入到SoC之中。本文将介绍微闪工艺的有关理论、构成和原理，并给出与传统工艺比较的数据和最终结果。

工作原理

嵌入大型存储器阵列是一个复杂的过程，通常会采用彼此不兼容的工艺技术[1,2]。微闪工艺采用由Boaz Eitan[3]开发出来的NROM(非易失性只读存储器)技术。存储单元采用n沟道MOSFET器件，器件中的栅极介质由一层氮化物夹在两层二氧化硅材料之间构成的ONO(氧-氮-氧化物)层制成[3-7]，中间的氮化物称为电荷陷阱材料(trapping material)。上下两层氧化物的厚度大于50埃，从而避免直接发生遂道击穿效应。电荷存储在与N+结点相邻的电荷陷阱中。存储单元在物理上能分别存储两位，并采用一种独特的方法感知陷阱中的电荷。

局部陷阱和独特的读取机制是微闪单元实现存储的关键所在。陷阱机制能形成足够高的电压，使得外部读取成为可能。而且，ONO层的每一边都能独立地进行存储电荷，从而使得每个存储单元都能进行双位写入。因此，微闪存储单元的面积只是采用快闪技术的存储单元面积的1/4至1/6。由于门电势降低了源极和沟道之间的能隙(energy gap)，采用标准CMOS晶体管就能实现源漏极之间电流的传送。在微闪器件中，源极只要少量的电荷就能关断电流，而漏极只要相同数量的电荷就能让电流流过。电流的通断由沟道热电子(channel hot electron)注入来控制。存储单元位的擦除由隧道增强热空孔(tunnel-enhanced hot hole)注入来控制。

位1编程的过程如下：采用步进算法将VBL1置为0V，VBL2置为4至5V，而同时保持VWL为9伏。电子在BL2邻近结点注入。

位1读取的过程如下：BL1设为1.6V，BL2设为0V，而VWL大约为3V。为最大程度提高读操作的灵敏度，存储电荷的检测是在源极端点处进行的。作用于BL1的低电压最大程度地降低了电荷陷阱中的电势差，从而提高了读灵敏度。

位2的编程和读取是通过末端反转实现的。由于电荷陷阱区较窄，大约为100至150埃宽，位1和位2之间的信息不会相互串扰，因而每边都能“通读”电荷陷阱区，这就是能够实现两位信息存储的原因。

擦除一位已编程位是通过在位线上施加高压实现的，它产生带间隧道效应和横向场效应。这会导致空穴通过ONO三层结构底部的氧化层注入，注入空穴的多少决定于垂直场的大小。由于位线电压同时影响横向和垂直场，因此位擦除的性能对VBL值的灵敏度较高。因为ONO层结构具有电绝缘性，实际上对一个位的操作不会影响到其他位的操作。我们发现，即使当源漏间距降到0.1μm时，源漏极之上的两位依然保持隔离状态，互不影响。这个距离相当于0.13μm工艺中保持两位隔离时源漏极间的相应距离，从而使采用深亚微米制造工艺制造微闪存储单元成为可能。

微闪存储单元结构及制造

微闪存储器阵列的形成是通过将微闪存储单元放入一个虚拟接地结构中实现的，这种方式确保了源漏之间的对称性。这种对称性提供了对每个存储单元两位中任一位的寻址机制。

此存储器阵列由位线和字线用交叉方式组成。位线由埋入的N+注入材料制成。字线由多晶硅上多酸物质制成的复合层构成。ONO层覆盖了N+位线之间的间隔。位线的氧化层较薄，从而降低了位线和字线间的电容。光刻工艺和最低有效沟道长度(Leff)限定存储单元的面积。

在浮栅技术中，漏极耦合可能要求扩大存储单元面积以解决漏电流和编程速度慢之类的问题。但在微闪存储单元中，漏极耦合很小，所以不必增加存储单元面积。

在标准CMOS工艺基础上，微闪工艺仅需再增加五个掩摸处理步骤。其中三步掩模处理形成存储器阵列，另外两步掩模处理形成高压晶体管。与传统快闪存储器技术相比，微闪存储器的主要优点就在于其制作工艺的简单性。

微闪存储单元是在阱和隔离结构加工完成之后形成的，其形成工艺受热循环影响很小。此外，制作微闪存储模块不会改变标准CMOS工艺的特征。

微闪工艺之所以简单是因为只需再添加三层掩模就能形成存储阵列，并只需一层多晶硅就可完成微闪的构建，这样就无需进行多层沉积和蚀刻，从而降低成本和制作的复杂性。采用单层结构消除了多层结构的潜在缺陷，成品率更高。另外，掩模步骤越少也是缺陷较少的内在原因。

2Mb产品开发的实际测试证实了以上论点。我们发现，在未采取任何降低缺陷措施的生产初期，通过一定的冗余设计措施，因缺陷所造成的成品率损失仅为5%。

数据验证

微闪存储单元的高可靠性基于其局部陷阱机制。由于电荷转移发生在微闪存储单元的每个陷阱和硅基底或多晶硅层之间，所以局部电介质缺陷不会造成总电荷的损耗。而且，局部擦除机制消除了过擦除(over-erase)问题。我们在各种烘干和高温保存期限测试中测量了微闪器件的数据保持性能，测试表明微闪器件的数据保持性能与浮栅器件相当。微闪存储器之所以具有这种性能，是因为其顶部和底部的氧化层较厚并采用了氮化稳定工艺。

我们还进行了大量的工艺优化并采用专门的程序擦除算法以在注入期间实现氮化物中空穴和电子的最佳分布。采用这种技术能增强微闪模块的寿命，使其达到全闪存储器的性能要求。测试表明，这种技术能够支持10万次以上的热循环。微闪模块和单个存储单元的热循环次数相似，在所有这些测试中微闪存储模块都没有出现数据错误、性能加速退化或其他问题，而这些问题在浮栅存储器件测试中时常发生。

采用微闪存储器制作工艺后，配备高密度闪存器件的微处理器、DSP引擎、微控制器以及包含RF、模拟或DRAM的电路的性能将大幅提高。

上述工艺技术已经在采用0.5μm技术的独立存储器和嵌入式存储器中获得应用。数据表明，即使在存储密度低至0.5MB的情况下，采用微闪技术也会大大降低存储器件的面积。

与浮栅器件相比，微闪的优势在于其存储密度高(每位所占面积最小)，CMOS工艺简单，从而使微闪器件成本大大降低。随着半导体工业的发展，预计微闪工艺将成为大型嵌入存储器和独立存储器的首选工艺。