目前，己经有很多EDA工具可对电路中信号完整性问题进行深入细致的分析，这些工具主要包括布线前和布线后的信号完整性(51)分析和系统级ST工具等。使用布线前SI分析工具可以根据设计对信号完整性与时序的要求，在布线前帮助设计者选择元器件、调整元器件布局、规划系统时钟网络，并且确定关键线网的端接策略。系统级信号完整性分析工具不仅可以对一块PCB板的信号流进行分析，而且可以对同一系统内其他组成部分(如背板、连接器、电缆及其接口)进行分析，这些仿真和分析工具可通过设计建议来帮助设计者消除潜在的信号完整性问题。

传输线的建模是信号完整性分析的关键，在布局布线之前进行传输线仿真，系统和板级设计工程师可以检查如时序配合、信号质量、EMC及信号串扰等高速电路方面的问题。通过模型库来仿真输入和输出之间的延时，可以实现时序的评估。设计者可以通过仿真工具指定电路板的叠层结构、PCB线的宽度、PCB线的长度，以及所有其他可能影响信号质量的因素。

信号完整性分析工具一般都包括了IBIS(Input/Output Buffer Information Specification，输入/输出缓冲器信息规范)模型接口、二维传输线与串扰仿真、电路仿真及SI分析结果的图形显示等功能。这类工具可以在设计包含的多种领域(如电气、FMC、热性能及机械性能等)综合考虑这些因素对S1的影响及各因素之间的相互影响，从而进行真正的系统级分析与验证。

Xilinx的任何一种器件都有相应的IBIS模型，在ISE集成化设计工具中，当一个设计布局布线完成后可以输出这个器件相关的IBIS模型，其中包括已使用的每个输入／输出引脚和电源的分布参数，供EDA信号完整性工具进行信号完整性分析。

使用IBIS模型

如何在PCB板制板之前分析验证板级信号完整性问题是设计成功的关键，为此需要用于S1分析的包含各种参数的准确模型。大多数ST分析工具都可将PCB板作为板材料和布线几何形状的函数进行分析计算，但是得到一个能够反映板上元件、连接器及电缆等器件的好模型却相对较难。IBIS模型可以帮助设计者在存在SI约束的设计中获取准确的信，以进行分析和计算。

IBIS模型是一种基于V-I曲线为I/O BUFFER快速准确建模的方法，从反映芯片驱动和接收电气特性的文件格式来记录如驱动源输出阻抗、上升／下降时间及输入负载等参数，非常适合做振铃和串扰等高频效应的计算与仿真。通常IBIS模型是由器件的制造商提供的，其本身只是一种文件格式，说明在这一标准的IBIS文件中如何记录一个芯片的驱动器和接收器的不同参数。但并不说明这些被记录的参数如何使用，这些参数需要由使用IBIS模型的仿真工具来读取。IBIS提供两条完整的V-I曲线，分别代表驱动器为高电平和低电平状态，以及在确定的转换速度下状态转换的曲线。IBIS模型的优点可以概括如下。

(1)在I/O非线性方面能够提供准确的模型，同时考虑了封装的寄生参数与ESD结构。

(2)可用于系统板级或多板信号完整性分析仿真，可用IBIS模型分析的信号完整性问题，包括串扰、反射、振铃、上冲、下冲、不匹配阻抗、传输线分析，以及拓扑结构等。IBIS尤其能够对高速振铃和串扰进行准确精细的仿真，它可用于检测最坏情况的上升时间条件下的信号行为及一些物理测试无法解决的情况。

(3)兼容工业界广泛的仿真平台。

该模型可以免费从半导体厂商处获取，用户无须为其付额外开销。由于文件格式是简单的文本文件格式，因此也可以通过器件手册来修改和编辑该文件。

当然，IBIS不是完美的，它也存在如下缺点。

(1)缺乏对地弹噪声的建模能力。

(2)当系统或板级工作频率接近或大于800 MHz时，IBIS模型将不能提供精确的数据。