×
嵌入式 > 技术百科 > 详情

设计一个并联谐振陷波器

发布时间:2024-05-19 发布时间:
|

要求 设计一个并联调谐电路,其3db带宽是500 hz,中心频率为7500hz。信号源阻抗为零,负载阻抗是1kω。求在2500 hz处相对衰减至少为30db所需要的最小电感q值。

电路结果如图1所示。

图1衰减和ql/qbr的关系

图2 例6.4中的并联陷波器

②在fo处衰减30db时,所要求的比值ql/qbr可由图2或式(6.22)决定,近似为30。所以,电感q值应当超过30倍的qbr即450,其中qb=fo/bw3db。

通常希望带阻网络工作在相等的信号源阻抗和负载终端之间,而不是像图1那样的电压源。如果给定信号源和负载阻抗都等于r,那么式(6.23)将变为:

当信号源和负载不等时,截止频率为:

串联谐振陷波n=1的带阻滤波器也可由图2止频率由下式决定:

图2(b)所示的带阻滤波器可用线圈上串联电容形成谐振的方法得到,这里,

中心频率是fo,3db带宽等于fc。电感的串联损耗用电阻wol/ql表示。在谐振时,带阻网络的等效电路如图2(c)所示,而衰减由式(6.26)或图6.1o计算。


『本文转载自网络,版权归原作者所有,如有侵权请联系删除』

热门文章 更多
ADI 高精度低功耗精密放大器