摘要：采用虚拟制造方法设计了低压功率VDMOS器件，并对其进行结构参数、物理参数和电性能参数的模拟测试，确定了器件的物理结构。通过对这些参数和电学特性的分析，进一步优化设计，最终获得了满意的设计参数和性能。

关键词：虚拟制造； VDMOS； 虚拟器件； 器件模拟1 引言

随着高压器件和功率器件需求的不断发展，大功率VDMOS器件的特有作用正日益显现出来。VDMOS主要应用在高电压和大电流两种情况，在一些特殊的需求方面亦具有不可替代的作用。本文用虚拟制造方法进行了低压大电流VDMOS器件的设计。虚拟制造利用日益成熟的TCAD工具，通过工艺模拟得到虚拟器件结构，对虚拟器件进行模拟，合理选择和调整制造工艺，选择最佳工艺条件，达到设计需要的电学性能。本文利用工艺模拟软件ATHENA和器件模拟软件ATLAS，在虚拟器件结构的基础上测试了器件的电学性能，分析了器件击穿与漏区压降的关系并进行了优化。2 结构和参数分析

VDMOS，即垂直导电双扩散型MOS管。其中一个典型的低压单元结构，通过多单元并联方法达到增大导通电流的目的。n+为源区，与p+区相连接，n 外延层为漂移区；下面的n+为漏区，p型沟道区通过双扩散工艺形成，其宽度通过工艺条件调节。当栅极加电压时，p区形成横向沟道，电流ID向下通过漂移区到达漏区。工作电压10V左右，源漏击穿电压40V，采用传统的多单元并联方法，达到10A工作电流。为降低功耗，需减薄外延层厚度并适当降低外延层的电阻率。器件制造在5mm 的n型外延层上，主要的结构参数为：多晶栅长4μm；多晶厚度500nm；外延层5mm ；p区结深0.8mm ；沟道宽度0.4mm；栅氧厚度25nm。对器件结构进行模拟后，得到满足设计参数的工艺条件如下：n外延层 0.35Ω·cm；p+ 注入 1E15/cm2 60eV；p– 注入 6E13/cm2 60eV；p– 推结 90min，1050℃。由此得到虚拟器件结构。虚拟单元进行器件模拟，提取主要的电学参数为开启电压、跨导、输出特性、漏区压降、击穿电压。

器件模拟得到的Id-Vgs曲线，开启电压测得为1.16V。击穿电压的模拟实验中得到的模拟曲线，在Vd = 42V左右时，表现出明显的击穿特性。进一步的输出特性曲线族如图5所示，给出的各个电学参数满足设计要求。工艺模拟考虑了两个参数对最后结果的影响：p–区硼注入剂量和注入后退火推结时间，模拟结果如表1。该结果在外延电阻率为0.35Ω·cm、栅氧25nm条件下取得。结果分析， p–区注入浓度和退火推结时间两个物理参数对开启电压有比较大的影响，也就是VDMOS沟道区的注入浓度和扩散时间 ；p– 注入对击穿电压几乎无影响，主要原因是击穿由外延层决定。在器件设计中，需要满足40V击穿电压的要求。击穿电压越高，漏区漂移区的压降越大，器件的功耗同时增加，这对器件性能是不利的。设计中需要对击穿电压和漏区压降这两个主要参数进行折中，以达到最好的性能。根据击穿电压计算公式，击穿电压BV由下式决定式中，Na为受主浓度；Nd为施主浓度；Ec为击穿场强；e为介电常数。通过公式可得到40V以上击穿电压时所需衬底的浓度。已知Ec为4×105V/cm ，Na沟道浓度根据p– 掺杂的剂量和结深计算，得到衬底的掺杂浓度为1.3×1016/cm3，相应的电阻率应为0.35Ω·cm 。

外延层厚度为5mm，估算图1中栅极下的电阻R。设定电流方向上横向宽度为流向的1/3，得到1mm栅长下漏区电阻为21kΩ。设计芯片有效面积2500mm×1600mm，得到总的有效栅宽1×106mm，芯片总的漏区电阻0.021Ω，设计的总电流10A，得到漏区压降210mV。实验得到模拟VDMOS半单元结构的输出特性曲线族。芯片总电流与电压的关系。根据电学参数，正常工作10V状态下，得到漏区的压降210mV左右时，源漏电流10A，与理论计算值基本一致。VDMOS器件工作在线性区，这样设计的原因是在满足电压和电流要求的情况下，尽量降低漏区压降，以达到降低功耗的目的。根据电路要求，尽量降低漏区压降对整个芯片功耗方面的影响，在工作电压10V的情况下，VDMOS总电流在10A，这样器件的总功耗为100W左右。根据器件模拟的结果，漏区压降造成的功耗在2.1W左右，这样的工作效率使得器件可以满足功率开关等方面的应用需要。为了降低功耗，需增加单元数目和降低电流密度以降低功耗。下面用改变外延层的电阻率来进行模拟。分别取外延层电阻率为0.30Ω·cm 和0.40Ω·cm 两种情况，其他结构参数和物理参数等都保持不变，得到的结果与0.35Ω·cm下的情况并列列于下表。从中看出，同样的源漏电压情况下，压降随着衬底电阻率的增加而增加，同时击穿电压也随着衬底电阻率的增加而增加。设计时考虑击穿电压越大越好，而漏区压降需要尽量小。这里必须采取折中，也就是在满足一定击穿基本要求的情况下尽量降低衬底的电阻率，以达到降低漏区压降的目的。从VDMOS结构分析，击穿情况应该主要发生在p–区和衬底的结上，一般发生的是p-n结雪崩击穿。下面根据模拟出的击穿曲线来分析VDMOS的击穿特性。图7为电场在器件中的变化，电场最大发生在衬底和p–区交界的这个p-n结上，为雪崩击穿，从而导致器件的失效。而这种击穿一般发生在结曲率比较大的区域，设计过程中可以考虑利用这样的特点，采取一定的工艺措施达到调整击穿电压的目的。3 结论

本文利用虚拟技术设计了VDMOS器件，并用虚拟制造技术制造了虚拟器件，对其进行了模拟测试，根据测试结果设计并优化了工艺流程。虚拟制造技术在实际的设计和生产中具有重要的作用。 （转自 半导体技术）