在学习一门技术之前我们往往从它的编程语言入手，比如学习单片机时,我们往往从汇编或者 C 语言入门。

所以不少开始接触 FPGA 的开发人员,往往是从 VHDL 或者 Verilog 开始入手学习的。

但我个人认为，若能先结合《数字电路基础》系统学习各种 74 系列逻辑电路，深刻理解逻辑功能,对于学习 HDL 语言大有裨益，往往会起到事半功倍的效果。

当然,任何编程语言的学习都不是一朝一夕的事，经验技巧的积累都是在点滴中完成,FPGA 设计也无例外。下面就以我的切身体会，谈谈 FPGA 设计的经验技巧。

功能足够强大的可编程器件 PLD/FPGA - Altera/Intel 的 MAX10

我们先谈一下 FPGA 基本知识

1. 硬件设计基本原则

FPGA(Field-Programmable Gate Array)，即现场可编程门阵列,它是在 PAL、GAL、CPLD 等可编程器件的基础上进一步发展的产物。

它是作为专用集成电路领域中的一种半定制电路而出现的，既解决了定制电路的不足[功能固定，后期修改不灵活]，又克服了原有可编程器件门电路数有限的缺点。

一个设计如果时序余量较大，所能跑的频率远高于设计要求，能可以通过模块复用来减少整个设计消耗的芯片面积，这就是用速度优势换面积的节约；

反之，如果一个设计的时序要求很高，普通方法达不到设计频率,那么可以通过数据流串并转换，并行复制多个操作模块，对整个设计采用“乒乓操作”和“串并转换”的思想进行处理，在芯片输出模块处再对数据进行“并串转换”。从而实现了用面积复制换取速度的提高。

[上面两段讲得有点晦涩，通俗的意思也就是说一个人干不过来的活，可以多个人同时干，这样速度就快了, FPGA 硬件资源丰富，可以通过多个功能模块并行处理的方式加快系统整体的处理速度]

● 硬件原则: 理解 HDL 本质。

● 系统原则: 整体把握。

● 同步设计原则: 设计时序稳定的基本原则。

2.Verilog 作为一种 HDL 语言, 对系统行为的建模方式是分层次的

比较重要的层次有系统级、算法级、寄存器传输级、逻辑级、门级、电路开关级。

3. 实际工作中,除了描述仿真测试激励时使用 for 循环语句外,极少在 RTL 级编码中使用 for 循环

这是因为 for 循环会被综合器展开为所有变量情况的执行语句，每个变量独立占用寄存器资源，不能有效的复用硬件逻辑资源，造成巨大的浪费。一般常用 case 语句代替。

4. if…else…和 case 在嵌套描述时是有很大区别的

if…else…是有优先级的，一般来说,第一个 if 的优先级最高，最后一个 else 的优先级最低。而 case 语句是平行语句,它是没有优先级的,而建立优先级结构需要耗费大量的逻辑资源，所以能用 case 的地方就不要用 if…else…语句。

补充:1. 也可以用 if…; if…; if…;描述不带优先级的“平行”语句。

5.FPGA 一般触发器资源比较丰富, 而 CPLD 组合逻辑资源更丰富

【其实这句话说的不对，CPLD 的规模一般较小，速度快，内部的寄存器尤其是块状寄存器少，而 FPGA 只是内部的寄存器资源非常丰富，组合逻辑也不杀，取决于选用的系列和具体的型号，在同样的价格下，如果不需要太多的寄存器，而主要需要的是组合逻辑，选择 PLD 会更合适】

6.FPGA 和 CPLD 的组成

FPGA 基本有可编程 I/O 单元、基本可编程逻辑单元、嵌入式块 RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等 6 部分组成。

【时钟发生器也是很重要的一部分，为了将器件运行在更高的速度，FPGA 内部都集成了锁相环 PLL 电路】

CPLD 的结构相对比较简单，主要由可编程 I/O 单元、基本逻辑单元、布线池和其它辅助功能模块组成。

FPGA 内部核心功能

7.Block RAM

3 种块 RAM 结构，M512 RAM(512bit)、M4K RAM(4Kbit)、M-RAM(64Kbit)。

● M512 RAM:适合做一些小的 Buffer、FIFO、DPRAM、SPRAM、ROM 等；

● M4K RAM: 适用于一般的需求；

● M-RAM: 适合做大块数据的缓冲区。

Xilinx 和 Lattice FPGA 的 LUT 可以灵活配置成小的 RAM、ROM、FIFO 等存储结构，这种技术被称为分布式 RAM。【Altera/Intel 的也可以啊】

补充：但是在一般的设计中，不提倡用 FPGA/CPLD 的片内资源配置成大量的存储器，这是处于成本的考虑。所以尽量采用外接存储器。

8. 善用芯片内部的 PLL 或 DLL 资源完成时钟的分频、倍频率、移相等操作不仅简化了设计，并且能有效地提高系统的精度和工作稳定性。

【主要是可以通过外部比较普通的时钟，就可以在 FPGA 内部运行到几百 MHz 的频率，并且可以产生各种不同相位的时钟给不同的时序逻辑】