设计前准备

1、准确无误的原理图。

包括完整的原理图文件和网表，带有元件编码的正式的BOM。原理图中所有器件的PCB封装（对于封装库中没有的元件，硬件工程师应提供datasheet或者实物，并指定引脚的定义顺序）。

2、提供PCB大致布局图或重要单元、核心电路摆放位置、安装孔位置、需要限制定位的元件、禁布区等相关信息。

设计要求：设计者必须详细阅读原理图，与项目工程师充分交流，了解电路架构，理解电路工作原理，对于关键信号的布局布线要求清楚明了。

设计流程

1、PCB文档规范

文件命名规则：采用编号方法控制PCB文件的版本。文件名的构成为：项目代号-板名-版本号-日期。

说明：

项目代号：对于不同项目工程采用内部编号表示，如安维–AW，数伦–SL等。

板名：用英文作简单的说明。例如底板–mainboard，面板–panel等。

版本号统一采用两位，即V10、V11、V30…。如果有原理图的变化，版本升级改变第一位数字，如V10-V20；如果只是布局布线的变化，版本升级改变第二位数字，即V10-V11以此类推。

日期：包含年月日，格式为20100108。

整个编码中只能包含数字和字母，以中划线连接。

例子：

以安维底板为例，文件名为：AW-mainboard-v10-20100108

2、确定元件的封装

打开网表，将所有封装浏览一遍，确保所有元件的封装都准确无误，特别是封装的尺寸、引脚顺序、孔径大小和孔的类型与电气属性（第25层）必须和datasheet上的规格一致，而焊盘引脚要考虑比datasheet给定尺寸要大一点。

对于元件的封装库和BOM应该由专人管理维护，保证版本统一。

3、建立PCB板框

根据客户需求确定板框的大小和接口的位置，以及安装孔、禁布区、铺铜区等相关信息。

4、载入网表

载入网表到PCB，检查导入报告，确保所有元器件的封装都正确无误。

5、叠层设置

叠层设置需要考虑的因素：

1. 稳定、低噪声、低交流阻抗的PDS（电源分配系统）。

2. 传输线结构要求，微带线或是带状线，是否有涂覆层等。

3. 传输线的特性阻抗要求。

4. 串扰噪声抑制。

5. 空间电磁干扰的吸收和屏蔽。

6. 结构对称，防止变形。

布线密度决定了信号层的数目。布线密度最大的地方通常在CPU周围，CPU的引脚数目决定了需要采用的信号层数目。

叠层的铜厚和介质层厚度是由阻抗控制决定的，因此需要利用仿真软件（如hyperlynx或SI9000）计算50 OHM单端阻抗和100 OHM差分阻抗的叠层参数，确定叠层设计。

电源和地层的设计：尽量设计让电源和地层相邻，并且电源和地层之间的介质厚度越薄越好，这样可以提供一个很好的分布去耦电容，能在很大程度上改善系统的信号完整性和EMC，形成一个稳定、低噪和低交流阻抗的PDS。地平面应设置在与安装元件的PCB表面直接相邻的层上，地平面越靠近PCB主元件面（通常是表层），互连电感就降的越低。

叠层设计时还需要考虑到板层的翘曲度，即叠层尽量设计成上下对称形式。

在高速数字设计的一般规则是：

1. 电源层数+地层数=信号层数

2. 电源和地尽可能采用成对设计，并且至少有一对是“背靠背”设计。

3. 走线尽量采用带状线结构，有更好的EMC屏蔽，而关键信号传输应采用对称带状线结构（具体电磁场分布可采用2D场求解器查看，hyperlynx也有此功能）。

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