什么是时序逻辑电路
在数字电路中，凡是任一时刻的稳定输出不仅决定于该时刻的输入，而且还和电路原来状态有关者都叫时序逻辑电路。时序逻辑电路结构示意图如图2-41所示。时序逻辑电路的状态是靠具有存储功能的触发器所组成的存储电路来记忆和表征的。
时序逻辑电路的设计(一)
下图的时序逻辑电路是：设计一个串行数据检测器，对它的要求是：连续输入3个或3个以上的1时输出为1，其他输入情况下输出为0。
时序逻辑电路的设计(二)
下图的时序逻辑电路是：试用JK触发器和门电路设计一个同步七进制计数器
时序逻辑电路的设计(三)
下图的时序逻辑电路是：设计一“011”序列检测器，每当输入011码时，对应最后一个1，电路输出为1
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