0 引 言
跳频技术作为军事通信的主要抗干扰手段，近几十年来，在军事通信装备中得到了广泛的应用。20世纪90年代初，出现了高数据率抗干扰的短波跳频系统，其跳频速度达到几千跳／秒，具有很强的抗多径、抗衰落能力。在不用自适应均衡的情况下，可提供上千比特／秒的数据传输能力，所以高速短波跳频技术是军用短波跳频系统发展的方向。
在短波高速跳频系统中，跳频频率合成器的研究是关键技术之一。从频率合成技术的发展过程看，频率合成的方法主要有三种：直接频率合成(DFS)、锁相环式频率合成(PLL)、直接数字频率合成(DDS)。这三种基本的频率合成方法各有特点，实际应用中，采用单独一种方法往往难以满足频率合成器的所有技术指标。因此，在设计频率合成器时，可以根据具体的设计要求，组合使用这些基本方法，以达到最佳的效果。这里的跳频频率合成器设计采用了DDS和PLL相结合的方法。

1 跳频频率合成器硬件设计
1．1 方案选择
DDS和PLL相结合构成的跳频频率合成器有几种方式：DDS激励PLL方案、PLL内插DDS组合方案和频率转换快捷的组合方案等。本设计采用的是第一种方案，如图1所示。PLL设计成N倍频环，DDS输出直接作为PLL的参考信号。

该方案主要性能如下：
(1)输出频率：f0=NfDDS；
(2)输出频率分辨率：fr=NfDDSr(FDDSr为DDS的频率分辨率)；
(3)输出频率fo的建立时间：T=TDDS+TPLL。式中：TDDS是改变DDS输出频率fDDSr所需的时间；TPLL是fDDS改变后，锁相环重新锁定所需的时间。为了使锁相环能很快地锁定，在锁相环的快捕带宽范围内变化fDDS，这样TPLL就是快捕时间。通常快捕时间很短，即使变化范围超出锁相环的快捕带宽范围，由于这是在上一次锁定的基础上重新进行的锁定过程，所以，锁定时间也会很短。这样，输出频率fo总的建立时间T就小，可以满足快速跳频的需要。
1．2 硬件设计
硬件设计原理图如图2所示。

图2为超短波跳频收发系统中跳频频率合成器设计原理图。系统对跳频频率合成器的设计要求：工作频率为410～468 MHz，频率间隔25 kHz，可实现全频段跳频和分频段跳频，频率转换时间小于100μs。
设计中，DDS的核心器件采用美国AD公司的AD9850；鉴相器采用美国国半(National Semiconduc-tor)的集成锁相电路LMX2306；VCO选用的是AM-PLIFONIX公司的集成模块TOM9307，它的输出信号频率为300～600 MHz；控制灵敏度为20 MHz／V。