在未来的节点上总有一些意想不到的行为，我们对如何处理它们还不是十分清楚。

例如在最先进的节点上变得越来越明显的是量子效应，导致电子器件和信号行为异常和意想不到的变化。

对于大多数芯片行业来说，量子效应通常是发生在幕后，由代工厂根据数据开发出一套可能大多数公司从未见过的一套设计规则，这就说明了为什么代工厂和设备制造公司是迄今为止唯一受到量子效应直接影响的公司，因为他们一直在调整他们的工艺和产品来把这些影响降到最低。但是随着设计收缩到7／5nm或更先进的节点，量子效应正在成为一个越来越普遍和重要的问题，最终会影响到在这些节点工作的每一个人。

“由于缩放和相关的要求，一旦某些器件尺寸变得非常小，器件中就会发生量子效应，”IMEC的技术解决方案和支持总监Anda Mocuta说，“例如，作为栅极介电缩放和器件内电场增大的结果，反转层中的载流子不再位于二氧化硅-硅界面，而是在下面某处，从而增加了有效介电层厚度。这种效应在CMOS技术中已经存在一段时间了，它是一种量子效应。展望未来，由于晶体管尺寸减小，预计会有更多的量子效应发生，这对维持静电并减少栅极长度是需要的。”

量子效应已被观察、研究和提出多年了，它不仅仅是在半导体行业内。例如，量子隧穿在α粒子衰变研究中已经被记录了近一个世纪。但是在芯片世界中，这些量子效应会出现在各种奇怪的行为中，这些行为导致了各种问题横生。

“量子效应一直存在，” 设在科文特的Lam Research部门计算产品副总裁David Fried说。“在不了解周期晶格和量子效应的情况下，不能真正求解晶体管方程。问题是它多少影响了你对器件的物理和电学行为的理解。如果回到10至15年，在我们拥有高k和金属栅极之前，我们在栅极的一侧具有多晶硅耗尽效应，以及量子限制效应，其中载流子沟道不是位于晶体管的界面处。由于晶体管沟道中的阶跃函数密度，它会稍远一点。离界面远一点的是量子效应，在130/90／65 nm时，它成为反转电容行为的可测量δ。我们进行了研究和学习，并把它建成我们的器件预测模型。然而我们都喜欢高K金属栅，金属栅消除了多晶硅的耗尽。我们在沟道得到了更好的场耦合，并在技术上开始采用一些措施来减少这些量子效应。”

图1：多晶硅耗尽层上的金属栅改进和相关的电容及驱动电流改进 

在7 / 5nm以及更先进节点的范围内，在与量子效应相关的列表中又增添了一组新的令人担忧的数据。

“你可以看到导线边缘粗糙度的增加和变化，这给我们带来了我们不希望看到的开路或短路现象，”格芯的首席技术馆Gary Patton说。“这意味着你要尽可能地优化接地规则，以使EUV的量产能够做到最大化。”

关于内存和其方向

闪存是芯片制造商开始体验量子效应的第一个地方。从几年前开始，NAND存储公司就报告了数据在内存中移动和流出有意外的违规行为。

“这就是闪存移动到垂直NAND的主要原因之一。”VLSI研究的首席执行官G. Dan Hutcheson说。“问题是你不一定会得到你想要得到的东西。系统被设计成在一个随机的世界中工作，但当你进入量子世界，却不是按照你应该认为的那样方式工作，而且没有足够的电子数量来测量到底出了什么问题。”

有一些正在进行中的研究，试图尽量减少通过薄层材料的电子隧穿。一种这样的方法叫自旋晶格，它可以局部化或“包含”杂散电子。自旋转移扭矩（STT）MRAM使用的是电流而不是磁性来改变电子的自旋。

“多年来隧道的问题在于它太慢，又太难实施。” Hutcheson说。“量子效应研究的另一个方向是如何使材料保持足够的一致性，这样就不会产生这些问题。这也是一些大型设备公司一直在专注的。”

图2： 超薄势垒隧穿的电子波函数示意图

栅隧穿是引入高介电常数栅材料的一个关键原因。对于期望的等效氧化物厚度，它们增加的物理厚度减少了隧穿。但在高级节点是不可能的，因为栅极氧化层会与其他特征尺寸一起缩放。

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