从图1中可以看出,在处理第二组8位数据时,由于其中有一个位填充需要去除,故处理这组数据用了9个clk周期,导致第一组8位并行数据在DataIn中的持续时间为9个clk周期,比正常多了1个clk周期。这样有两个缺点:
1)1个phy_clk周期为8个cIk周期,第1组8位数据持续9个clk周期有可能会被协议层采样两次。如图1中所示,第1组数跨越了两个phy_clk的上升沿,被采样两次。虽然出现这种情况的概率较小,但并不是不存在,且随着位填充数最的增多,这种多次采样的可能性会增大。
2)每当位填充的个数达到8个,输出的DataIn被协议层采样到的并行数据总量会比正确的情况多1个,从而导致数据接收错误。
为了避免上述错误,通常的做法是每当去除了8个位填充数据时,就令RxValid=0并持续1个phy_clk周期,使协议层暂停采样一次,从而避免第2)类错误的发生。但这种做法不能完全避免第1)类错误的发生。
1.2 高速发送模式
USB 2.0协议中同样定义了信号TxReady表示收发器准备好发送数据,在phy_clk上升沿,若TxReady=1,协议层便传输过来1个8位并行数据让收发器发送出去。同理TxReady信号变化后也至少要保持1个phy_clk周期。
图2中,TxReady由0变为1代表收发器已将包的同步域发送完毕,开始发送早已从协议层传来的第1组8位并行数据:DataOut为协议层传来的8位并行数据;在clk上升沿,将DataOut数据读取到暂存器hold_reg中;sd_raw为并串转换后的串行数据;stuff为添加位填充信号,当连续出现6个1时,stuff=1在串行数据中添加1位位填充数据0;sd_bs为添加位填充后的数据,对sd_bs进行NRZI编码后即可发送给主机。
从图2中可以看出,高速发送模式出现了两类错误:
1)TxReady由0变为1后开始发送第1组8位并行数据,而当phy_clk上升沿来临后DataOut和hold_reg先后变为了第2组8位并行数据,此时第1组数据并不一定恰好刚刚发完,于是会造成数据缺失或重复发送,同时使后面的数据发送混乱。图2中Txready变为1后sd_raw发送的第1个数据1为同步域的最后一位,接着发送的数据00为第1组数据中的2位,其余6位还未发送hold_reg中的数据已变成了第2组并行数据。[page]
图3中,共要发送4组并行数据。假设发送完同步域后,hold_reg恰好在第一组数据的最后进行采样,则处理第2组数据时需要添加2个位填充位,处理时间为10个clk周期。同时由于位填充没有达到8个,TxReady持续为1,DataOut每过8个clk就变换一次。结果导致第3组数据被错过,没有被hold_reg采样到。这种错误的发生概率虽然很小,但不能完全避免。
1.3 全速收发模式
全速模式下clk的频率为12 MHz,即1个clk周期为5个phy_clk周期。在接收数据时,当hold_reg集齐8位数据后,将其传输到Dataln中
并令RxValid=1且持续1个phy_clk,其余时刻令RxValid=0;在发送数据时,当hold_reg中的8位数据全部转换成串行数据后,令TxReady=1并持续1个phy_clk,其余时刻令TxReady_0。因而RxValid和TxReady信号为离散脉冲形式,且脉冲宽度为1个phy_clk周期,不会出现上述错误。
综上所述,USB 2.0传输中位填充造成数据总量的增减会影响数据传输的准确性,需加以解决。
2 解决方案
通过在收发器和协议层之间添加一个2x8位的异步FIFO作为缓存区,可以解决上述问题。如图4所示,异步FIFO的读操作与写操作分别由两个异步时钟clk1和clk2控制,异步复位信号rst同USB设备控制器的复位信号相同。
接收数据时,当hold_reg集齐8位数据,可在clk时钟控制下将其中的数据写入FIFO中;而在phy_clk上升沿,若FIFO中有数据,则令RxValid=1并读出1组并行数据传给协议层,否则令RxValid=0且不读数据。经分析,此处使用1x8位的FIFO足以满足要求,不会出现FIFO中有数据未读出新数据又写入的情况,但为了保证不出现特殊情况,这里使用2x8位的FIFO,以保证可靠性。
发送数据时,在phy_clk上升沿,若FIFO有空间,则令TxReady=1并将DataOut中的数据写入FIFO,否则令TxReady=0且不写入数据,当协议层数据全部发送完毕令TxReady=0;在FIFO写满的同时也令TxReady=0;当hold_reg中的数据全部转换为串行数据后,在clk时钟控制下从FIFO中取出一组数据放入hold_reg中;当FIFO中没有数据时,说明数据发送完毕,可以发包结束符。
3 仿真验证及实验结果分析
3.1 高速接收模式
当位填充较多致使数据处理时间过长,导致FIFO中没有数据时,RxValid变为了0且持续了1个phy_clk周期。从图中可看出输出数据DataIn在RxValid=1时的宽度都为1个phy_clk周期,没有出现多于1个phy_clk周期的情况。
3.2 高速发送模式
图6为高速发送模式的仿真结果。从图中可以看出,收发器工作正常,避免了上述错误的发生。在收发器还在发送同步域时,协议层就已经开始向FIFO中写数据,当写满FIFO后,TxReady变为0,协议层暂停向FIFO传输数据,直到FIFO有空间后才继续传输数据。同步域发送完毕后,hold_reg从FIFO中取出数据并依次发送,没有出现数据缺失或重复发送。从图中可看出从协议层输入的数据DataOut在TxReady=1时的宽度都为1个phy_clk周期,没有出现多于1个phy_clk周期的情况,从而不会被FIFO重复采样。
3.3 全速收发模式
据1.3中所述,全速收发模式不会出现类似错误,但若是全速高速模式使用不同的收发方式,会增加系统的复杂度和设计难度。异步FIFO同样可以用于全速收发模式,只需要将clk的频率变为12 MHz即可,其余与高速收发模式相同,在此不再赘述。
4 结束语
文中通过在收发器与协议层之间增加一个2x8位的异步FIFO作为缓存区,解决了USB 2.0设备控制器在数据传输过程中因位填充而造成的数据紊乱问题,使数据不会出现缺失或重复,类似方法和思想可以用于其他数据传输处理过程。
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