随着数字集成电路规模的不断扩大及功能的增强，数字电子技术作为一门专业技术基础课程，显得更加重要。对触发器的描述有特性表、特性方程式、状态转换图，而触发器的电压波形图既是重点又是难点。例如基本RS触发器。同步RS触发器中的不定态和主从型RS触发器的不定态有何不同，主从型RS触发器和主从型JK触发器的动作特点又是什么。下面就从电压波形图来对RS和JK触发器进行分析。RS触发器的状态转换图如图l所示。JK触发器的状态转换图如图2所示。

触发器的电路结构和逻辑功能的关系

一、逻辑功能指触发器的次态和现态及输入信号之间在稳态下的逻辑关系，

可用特性表、特性方程或状态转换图表示。

分类：RS触发器、JK触发器、D触发器、T触发器、T/触发器等。

二、电路结构形式不同，动作特点不同。

分类：基本TS触发器、同步RS触发器、主从触发器、边沿触发器等。

三、同一逻辑功能的触发器可用不同的电路结构实现；

同一电路结构形式可作成不同逻辑功能的触发器。

即：逻辑功能与电路结构无固定对应关系。

四、逻辑功能相同而电路结构不同，则是在状态翻转时动作特点不同。

五、JK触发器包含了RS触发器和T触发器的所有逻辑功能。

目前生产的时钟控制触发器定型产品只有JK触发器和D触发器两大类。

JK触发器中

1、令J=S，K=R且J、K不同时为1，约束条件SR=0，构成RS触发器。

2、令J=K=T，则为T触发器。

用D触发器构成JK触发器

RS触发器电路分析

RS触发器的特性由特性表和状态转换图可知，当S=R=1时，其状态均为不定态，而不同电路结构的触发器，其动作特点是有区分的。

1．1 基本RS触发器

基本RS触发器的电路图及电压波形图如图3所示。

根据对基本RS触发器电路的分析得知：当SD=RD=0时，Q、均为高电平，一且SD、RD同时变为高电平，Q、输出为O，1（或1，0）无法确定。也就是说当SD=RD=0时，Q和输出端的状态是确定的，即为1，状态不定是指当SD、RD同时从0变成1后，Q、输出端的状态不确定（Q= 1，=0，还是Q=0，=1，不能确定）。

1．2 同步RS触发器

同步RS触发器的电路图及电压波形图如图4所示。

根据对同步RS触发器电路的分析得知：CP=0时，S=X，R=X，Q、输出端保持不变；CP=1时，其工作情况同基本RS触发器一样（设Q初态为0）。

CP=1期间，S=R=1，Q和输出同时为高电平1，一旦CP从高电平变为低电平，Q、输出端的状态同样是不定的（即可能Q=0，=1，也可能Q=1，=0）。其输出状态是随机的，无法确定。

1．3 主从结构RS触发器

主从结构RS触发器的电路图如图5所示，由主触发器和从触发器组成。

主、从触发器分别由两个同步RS触发器组成。根据对主从型RS触发器电路的分新，画出其相应的电压波形图，主从结构RS触发器的电压波形图如图6所示（设初态为0）。

CP=1时，主触发器触发工作，从触发器的Q、输出端保持不变；CP=O时，从触发器触发工作，主触发器的Q’、输出端保持不变。输出端输出状态的变化发生在CP信号的下降沿，但却是受到CP=1期间R、S输入信号的影响。图4中的脉冲3，CP=1，S=R=1时，Q’==1，且持续到CP下降沿时刻，则Q’=0，=1，还是Q‘=1，=0不确定。所以当CP下降沿时刻一到从触发器Q端输出高电平还是低电平无法确定，其状态不定，并不是指Q、同时输出高电平，和基本RS、同步RS触发器的理解不同。

通过对电路的分析总结出主从型RS触发器Q端电压波形变化的描述方法。

从触发器是按照CP下降沿时刻到这一时刻主触发器输出端Q’、的信号触发工作。即Q’=1，=0，则Q=1，=0；Q‘=0，=1，则Q=0，=1。所以不需要对CP=1期间，主触发器Q’、的信号全部分析出来。可以在每个CP脉冲下降沿到来这一刻往前去确定Q’、，一旦明确知道Q’、的信号，就不需要知道前面Q‘、的信号，即知道CP下降沿这一时刻的Q’、的信号，则CP下降沿时刻一到，从触发器的输出也明确了。

图4中脉冲1下降沿t2时刻到，如何判断Q端的信号？由于t1-t2期间S=O，R=1，主触发器量0，即Q’=0，=1，所以t2时刻一到，Q=Q’=0，==1，不需要对t1之前的信号再进行详细分析。

同理脉冲2下降沿t5时刻到，由于t4-t5期间，S=R=O。主触发器处于保持状态，而Q’、保持什么状态不清楚，再看t3-t4期间，S=1，R=0，主触发器置1，使Q’=1，=0，由此可知t4-t5期间主触发器保持1状态，所以在t5时刻一到Q=Q’=1，==0。

2 JK触发器电路分析

主从结构JK触发器和主从结构RS触发器区别在于当J=K=1时，触发器将翻转为与初始状态相反的状态，所以JK触发器不再存在输出状态不定的情况。主从结构JK触发器电路图如图7所示。图8为主从结构JK触发器的电压波形图（设初态为0）。

脉冲1：当CP=1时，t1-t2期间J=K=1，Q’取反，由原来的0取反为1。主触发器的状态改变了一次不会再翻转回来，所以t2-t3期间，尽管j、k输入端的信号发生变化，却不用再详细分析，t3下降沿时刻一到，从触发器Q端亦从0翻转到1。脉冲2：当CP=1时，t4-t5期间，J=K=0，为保持不变状态，状态没有变化，故需要对下一时间段进行分析，t5-t6期间，J=1，K=O，主触发器量1，而原状态就为1，状态没有发生改变，所以还需对下一时间段进行判定，t6时刻一到，J=K=1，主触发器输出状态，取反为0，由于主触发器的状态只能改变一次，所以不需要再分析后面的时间段，下降沿t7时刻一到，从触发器跟从主触发器—样输出低电平。

3 电压波形图

通过对不同电路结构触发器电压波形图的分析，发现仅了解触发器的特性表，特性方程式，状态转换图是不够的，还需理解其电路结构才能真正掌握触发器电路。并由此得到主从型RS触发器和主从型JK触发器电压波形图的描绘方法。

主从型RS触发器：判断每个CP下降沿时刻到时状态的变化，是自这一时刻起自后往前判定，CP=1期间，主触发器的状态，一旦主触发器的状态明确了，就不需再往前判定主触发器的状态，该状态即为CP下降沿到时主触发器的状态，而从触发器在CP下降沿时刻一到跟随主触发器的状态变化即可。

主从型JK触发器：判断每个CP下降沿到时输出状态的变化，是从CP为高电平开始（即上升沿这一时刻）根据J、K输入端的信号变化自前往后分时间段判定主触发器的状态，—旦状态变化了一次，就不需要再分析后面的输入信号，因为CP=1期间，主触发器的状态只能改变一次，此状态维持到CP下降沿到时，从触发器跟随主触发器的状态而变化。

4 结束语

触发器作为构成数字系统的一种基本逻辑单元，由于其不同的电路结构带来不同动作特点，在电路设计和使用时，须区分使用。而在介绍触发器这一章时，由于是从组合逻辑问题过渡到时序逻辑问题，对触发器电路的分析及描述方法和组合逻辑电路不同，故需对不同电路结构的触发器，在分析其电路结构的基础上，总结出其动作特点和规律，以便正确掌握和使用触发器。

在实际的电路中，一般使用触发器，通过时钟脉冲进行控制，用得最多的时D触发器和J－K触发器；触发器能保证一个脉冲内的信号稳定。当然，也存在其它类型的触发器（如T触发器和T’触发器等）。

触发器和组合电路中的译码器、编码器、选择器、分配器等组合在一起能构成所有我们需要的电路，这也是后续课程如计算机组成原理和嵌入式等课程的基础，牢记并理解组合电路和典型触发器的功能特性是进行后续课程学习保证。

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