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抖动对GDDR5数据的影响
GDDR5 SGRAM传输数据使用自由运行差分前向时钟（WCK/WCK#），并在前向WCK的两个边沿上分别寄存并驱动输入和输出数据，以用于读和写训练。读/写训练支持数据定时和幅度电平裕量优化。尽管JEDEC标准没有相关规定，普遍观点认为表征抖动特性是在如此高的数据速率传输条件下的重要测量任务。导致GDDR5系统产生抖动的原因，例如码间干扰(ISI)、串扰、占空比失真（DCD）等，这些都会限制图形卡以及存储器控制器与DRAM接口的性能。
抖动是指信号跳变边沿与理想时间的偏差。随着数据速率的提升，定时裕量日趋严格，甚至每一皮秒的裕量都变得更为重要。高速据速率时代，微小的抖动都可能导致读写数据的数据有效窗口关闭，最终增加比特误码率和数据采样误差。
在高数据速率（例如5Gb/s或以上）条件下，数据有效窗口非常小。系统中的噪声或相邻电信号的串扰甚至电磁干扰都极易造成信号失真和信号完整性问题，导致数据采样误差。实时眼图可以提供眼图高度和眼图宽度测量以检查信号完整性并预估数据有效窗口。但是，仅使用实时眼图测量数据眼图无法获得完整的有效数据窗口分析和比特故障率预测。图 1是一个具有一百万单位间隔（测得的单位间隔）的写数据眼图。一百万单位间隔的初始测量得到200ps的数据输入有效窗口。确定性抖动（DJ）线和随机抖动（RJ）线显示了长时间累积的抖动效应和实际数据输入有效窗口，即一万亿单位间隔（1e-12比特误码率或BER）后的tDIVW。确定性抖动通常有界、可预测并且与数据码流相关联，例如码间干扰和占空比失真。随机抖动通常为高斯抖动且无界。同其它高斯分布一样，该分布的峰峰值将随着数量的增加而增大。因此，总体抖动是随机抖动乘以BER倍数因子再加上确定性抖动与。注意，图示是写数据的数据输入有效窗口。您可以发现，抖动BER测量计算非常重要，是总抖动统计测量的重要组成部分，可以帮助您了解设计的数据有效窗口结果并预测设计中的错误率。另外，了解抖动分量和抖动源可支持设计人员降低设计抖动，确保更精确的数据传输。
图1:显示确定性抖动和随机抖动对数据有效窗口影响的GDDR5写数据眼图
GDDR5系统设计人员面临的最大挑战是分离读和写数据以进行抖动测量。读和写数据使用相同的数据路径，但它们对设计有各自不同的重要意义。许多设计人员使用混合信号示波器触发命令协议，以获得相应的读和写数据。使用混合信号示波器分离读和写数据需要访问WCK和DQ以及时钟、CS#、RAS#、CAS#和WE#等信号的能力。此方法十分繁琐，因为信号接入会受到电路板狭小空间的限制，并且部分情况下连接多个信号可能导致严重的探头负载问题。
高带宽示波器可用于抖动测量。数据分离技术只需将CAS#、WE#、WCK和DQ连至示波器标配的4个模拟通道，以识别读和写命令。当CAS#切换至低电平，表明现在是某个列地操作址命令。在此条件下，命令的范围将缩小，可能是取消选定、MRS、读、写、刷新或自刷新入口。如果WE#与CAS#同时设为低，则可能的命令仅包括取消选定、MRS和写数据。通过测量可确定写延迟并且可以使用写延迟从取消选定与MRS中分离写周期和。器件在取消选定命令状态时，数据必须保持在ODT状态。对于MRS命令，在MRS命令执行后延迟10ns会输出厂商ID 。因此，CAS#和WE#设为低时，在写延迟后的数据信号是写数据。在WE#高而CAS#低跳变时，表明是取消选定、读、刷新和自刷新入口命令。取消选定、刷新和自刷新入口命令要求数据输出管脚为ODT状态。如图2所示，通过确认传输数据是否带有读延迟可以从这些命令中区分出读命令。
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