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2．1 高速数据合并器
    数据合并器的主要工作是产生同步信号，并对64路高速串行上传数据进行同时的接收、合并，并通过以太网实时上传。因此主要有以下性能需求：同步信号的产生；多路高速数图1据接收，64路每路数据流为1638400bit／s；多路高速数据接收下来后以以太网实时上传，速度是25Mbit／s。
    项目采用以下解决方案：
    (1)同步信号的产生由单独的MCU处理器来实现，其不仅产生同步信号，同时负责相关数据协议的处理。
    (2)高速数据的接收，需要用FPGA的同步处理能力，单独设置64个串行接口模块，分别接收缓冲的高速数据。
    (3)高速数据上传也要通过FPGA实现对接收到的数据实时上传至XILINX的XC3S4000来实现。
    整个系统的硬件框图如图2所示。

2．2 传感器数据采集器
    传感器数据采集器的主要功能是接收合并器的同步时钟信号，并利用AD对传感器信号进行采集，按自定协议将数据通过光纤上传至合并器。主要的指标如下：采样频率为每秒12800次(12．8kHz)；每终端需要同时采集8路传感器信号，每信号不低于16位。
    采用TMS320F2812的串口来实现同步信号的接收与采集。8路同步采集用8个16位AD来实现。
    与合并器的数据通讯同样要考虑光纤模块，考虑保证AD转换16位的精度，所以选择ADS8342。在以上硬件的基础上，系统利用软件完成对传感器的高速数据采集。

3 系统软件部分说明
    整个系统的软件组成主要在三个不同设备上实现，一是基于工业计算机板卡的wince上的中心数据处理控制程序，主要实现对采集后的数据的处理运算，并下发控制指令，二是基于XINLINX的FPGA平台的数据汇总程序与指令下发程序，三是基于DSP 2812的数据采集终端部分的数据采集、上传、指令接收等程序。
3．1 数据合并器同步与数据采集程序
    数据合并器是对采集器进行下行通讯管理的通道，主要负责产生同步信号的，收集串口数据上传等功能。其中下行信息主要有同步采集时钟信号、时间校准信息、控制信息，以及参数信息。其中以同步采集时钟最为关键，主要是要给采集器一个统一的采集节拍。
    对于上行数据而言，采用FIFO原理，将所有的串口缓存进行缓冲，并形成一个按协议要求的数据包，从而实现数据的统一上传。FIFO原理从硬件的角度来看，是一块有两个端口的数据内存，一个端口用来写入数据；另一个用来读出数据。与FIFO操作相关的有两个指针，写指针指向要写的内存部分，读指针指向要读的内存部分。FIFO控制器通过外部的读写信号控制这两个指针移动，并由此产生FIFO空信号或满信号。数据是由某一个时钟域的控制信号写入FIFO，而由另一个时钟域的控制信号将数据读出FIFO。

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4 结论
    本文通过采用FPGA与DSP实现了64路最高通信速率达40MBYTE字节的传感器采集平台，时间同步不大于50μs。传感器采集平台运行良好，有很好的应用价值。