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|相关技术

时钟信号抖动怎么办?串行端接.下拉电阻.电阻桥.LVPECL来帮忙

发布时间：2020-09-10

时钟信号衰减会增加抖动.因此对驱动器输出的端接很重要.为了避免抖动和时钟质量降低的不利影响.需要使用恰当的信号端接方法.4种端接方法分享给你们.· Z0是传输线的阻抗,· ZOUT 是驱动器的输出阻抗.· ZIN 是接 ...<全部>

放大器-比较器-模拟开关

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利用低抖动LVPECL扇出缓冲器增加时钟源的输出数

发布时间：2020-07-01

器件连接/参考ADF4351:集成VCO的小数N分频PLL合成器ADCLK948:提供8路LVPECL输出的时钟扇出缓冲器评估和设计支持电路评估板ADF4351评估板(EVAL-ADF4351EB1Z)ADCLK948评估板(ADCLK948/PCBZ)设计和集成文件原理图.布 ...<全部>

模拟电路设计

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一文看懂LVPECL终端的设计考虑因素

发布时间：2020-05-22

LVPECL(低压正射极耦合逻辑)是一种输入输出(I/O)技术.从半导体工艺无法集成高性能P 型设备与高性能N 型设备起就已出现.因此.在随后的HCSL 和LVDS等高速接口中.需要外部无源器件来完成由P 型设备完成的任务. ...<全部>

放大器-比较器-模拟开关

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第二十六届高交会：是时候放出些元宇宙"大招"了

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