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【导读】在电路设计中，经常会遇到一些 IC 的引脚并未在应用中使用到的情况，那么，该如何处置呢？
在电路设计中，经常会遇到一些 IC 的引脚并未在应用中使用到的情况，那么，该如何处置呢？首先，当然是阅读此 IC 的产品手册，查看里面的相关介绍。其次，即便没有从中得到明确的处置信息，也不能等闲置之，我们仍需了解其功能、存在（或应该存在）的电位、可能（或必须）流进 / 流出的电流、对静电或 RF 影响的灵敏度，以及是否需要其他种类的容性或阻性负载，再决定处置办法，从而保证整个系统的安全可靠。
单片机未使用引脚的合理处理
通常我们并不会把所有的单片机的引脚都用完，有时候我们也在同一个产品上分高低配，因此如何对待一些不使用的引脚就成了一个问题。首先我们看一下单片机引脚的结构。
我们可以发现，一般单片机的 IO 口都是可以配置的。
CMOS 器件引脚由 N 沟道和 P 沟道场效应管，通常在一个时刻，只有一个管子是开通的，但是，有一个非常短的时间转换期，这两种管子都会部分导通，在一个管子关闭而另一个开启的时候。一个没有端接的输入口可能振荡或在一个中间电平上浮动，导致所有场效应管设备都将在一个微导通的状态，导致了管子的损耗，增加了噪声，并要消耗额外的电源电流。
(Input Only)输入专用管脚
1. 使用上拉或下拉电阻，将每个未使用的引脚拉到 VSS 或 VDD，这是推荐的使用方法
2. 捆绑在一起，并用单个电阻上拉 / 下拉到 VDD 或地，节省元件数量和成本，但是这减少了减少的灵活性。
(Input/Output)输入 / 输出引脚
1. 每个引脚的下拉一个电阻到地(VSS)。
2. 几个引脚连下拉同一个电阻到地(VSS)。
3. 不连接的针脚，软件程序配置 IO 口为输出口，并将它们设置为输出低。
4. 连接一个电阻到 Vss，软件程序配置 IO 口为输出低。
5. 直接连接到地，软件程序把端口配置成高阻抗输入口，设置寄存器为输出低状态。
注意这将引发双发失误导致的问题(引脚从输入到输出的变化，输出从低到高状态变化)。
风险在于：
最后，我觉得还是每个电阻接到地比较安全。
模拟 IC 未使用引脚注意事项
模拟 IC 上的未使用引脚可能会通过静电放电（ESD）而大大提高器件过早失效的风险。尽管不用的输出端可以不用连接，而且一般也如此，但无论这个引脚是模拟的还是数字的，通常最好连接到一个电源。在单电源系统中，通常连接的是负电源，即“地”，在双电源系统中则是中间电源轨，但也有一些重要的例外情况。务必阅读浅显易懂的数据手册，按照其中的建议行事。然而，如果其中没有涉及到这一内容，接地通常是极佳做法。
未使用的放大器输入端是一个重要的例外情况。将放大器未使用的输入端接地可能会增加功耗。因此，这种情况下的极佳做法，常常也是唯一安全的做法，是将放大器接成缓冲器，将该输入端连接到两个电源轨之间的某一电位。
CMOS 开关和多路复用器是对称器件，其信号输入端和输出端是可以互换的，因此所有未使用的引脚都应被视为输入，而不是输出。所以，这些引脚都应接地。
内部上拉或下拉电阻将输入端上拉至正电源或下拉至地。如果未使用的输入端具有这样的一个电阻，则不需要进行连接。然而，如果连接该引脚，则应将它与其电阻一样连接到同一电源，因为任何其它连接都会导致电流流入电阻，带来功耗（该功耗可能相当小，但只要可能就应避免任何浪费）。
特别要注意未使用的逻辑输入，因为在不使用时，某些逻辑输入必须连接到逻辑 1。此外，某些逻辑输入具有三种状态，而不是两种，开路条件也被定义为一种逻辑状态，这种输入可能需要保持不连接。
总而言之，必须将未使用 IC 引脚的连接作为模拟电路设计过程的重要部分加以考虑，不可轻视。
FPGA 未使用引脚的配置
在使用 FPGA 过程中，未使用引脚的配置是很重要的。一般未用管脚设置成三态输入或弱上拉输入。
以 Altera FPGA 为例，一般是将没使用的管脚设置为三态输入比较安全。利用 Quartus II 将未使用管脚设置为三态输入
选择 Assignments→Settings→Devices and Pin Options，打开一个选项卡，选项卡中选择 Unused Pins 就可以对未定义的管脚配置了 As input tri-stated。
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