特征

*最大采样率：65MSPS

*12位分辨率无缺失代码

*功耗：996mW

*CMOS技术

*同时取样并保持

* 10兆赫中频70.5分贝信噪比

*内部和外部参考

*3.3V数字/模拟电源

*序列化LVDS输出

*集成帧和同步模式

*MSB和LSB第一模式

*双LVDS时钟输出电流选项

*针和格式兼容的系列

*TQFP-80电源板组件

应用

*便携式超声波系统

*磁带机

*测试设备

*光网络

说明

ADS5272是一款高性能、65MSPS、8通道并行模数转换器（ADC）。提供了内部参考，简化了系统设计要求。低功耗允许最高的系统集成密度。串行LVDS（低压差分信号）输出减少了接口线的数量和封装尺寸。

集成锁相环将输入的ADC采样时钟乘以12倍。这个12x时钟用于串行化每个通道的数据输出。12x时钟还用于生成1x和6x时钟，这两个时钟都作为LVDS时钟输出发送。6x时钟由差分对LCLKP和LCLKN表示，而1x时钟由ADCLKP和ADCLKN表示。每个ADC通道的字输出可以先作为MSB或LSB发送。与1x时钟输出上升沿重合的位是单词的第一位。数据将由接收器锁定在6x时钟的上升和下降边缘。

ADS5272提供内部引用，或者可以选择使用外部引用驱动。通过内部参考模式可以获得最佳性能。

该设备可在TQFP-80电源板组件中使用，并在-40°C至+85°C的工作范围内指定。

串行接口定时

数据首先在MSB中移位。

LVDS时序图（每个ADC通道）

重置计时

断电定时

操作理论

概述

ADS5272是一个8通道高速CMOS ADC。它由一个高性能采样保持电路和一个12位ADC组成。每个通道给出的12位被序列化，并以LVDS格式在一对管脚上发送。ADS5272的所有八个信道都从一个称为ADCLK的时钟运行。八个信道中的每一个的采样时钟是使用精心匹配的时钟缓冲树从输入时钟生成的。序列化器所需的12X时钟是使用锁相环（PLL）从ADCLK内部生成的。一个6X和一个1X时钟也输出为LVDS格式，与数据一起，以便于数据捕获。ADS5272工作于内部产生的参考电压，这些参考电压经过微调以确保在一个板上的多个设备之间匹配。该特性消除了参考线外部布线的需要，还改进了设备间增益的匹配。REF和REF的标称值分别为2V和1V。这些值意味着，-1V的差分输入对应于ADC的零码，而+1V的差分输入对应于满标度码（4095 LSB）。V（REF和REF的共模电压）也可通过引脚从外部获得，名义上为1.5V。

ADC采用由多位和单位内部级组合而成的流水线转换器结构。每个级将其数据馈送到数字纠错逻辑中，确保在12位级别上具有优异的差分线性度和无漏码。流水线结构导致6.5个时钟周期的数据延迟。

ADC的输出进入一个串行器，该串行器从PLL生成的12X时钟开始工作。来自每个通道的12个数据位被序列化并首先发送LSB。除了序列化数据外，序列化程序还生成1X时钟和6X时钟。这些时钟的生成方式与序列化数据的生成方式相同，因此这些时钟与数据保持完美同步。序列化程序的数据和时钟输出使用LVDS缓冲区进行外部缓冲。使用LVDS缓冲器对外传输数据具有许多优点，例如减少了输出管脚的数量（节省了板上的布线空间）、降低了功耗以及减少了数字噪声耦合到ADS5272内部模拟电路的影响。

ADS5272由两套电源和接地装置供电。模拟电源/接地装置表示为AVDD/AVSS，数字装置表示为LVDD/LVSS。

驱动模拟输入

模拟输入偏置如图1所示。推荐的驱动输入的方法是通过交流耦合。交流耦合消除了设置驱动电路共模的担忧，因为输入内部使用两个600Ω电阻偏置。

用于采样输入的采样电容器为4pF。外部交流耦合电容器的选择取决于最低期望输入工作频率下的衰减。使用10nF交流耦合电容产生的衰减为0.04%。

如果输入是直流耦合的，则驱动ADS5272的电路的输出共模电压应与V（作为输出引脚提供）匹配，在±50mV范围内。建议驱动电路的输出共模源于设备提供的V。

采样电路在输入端由一个低通RC滤波器组成，以滤除可能在输入端差分耦合的噪声分量。输入在两个4pF电容器上采样，如图2所示。电容器上的采样是根据内部产生的共模电压（INCM）进行的。将采样电容器连接到INCM的开关首先断开（在将其连接到模拟输入的开关之前）。这确保了开关开度引起的电荷注入与一阶近似的输入信号振幅无关。SP是指下降沿在采样时钟之前一瞬间到达的采样时钟。SP的下降沿决定了采样时刻。

输入过电压恢复

ADS5272支持的差分全标度输入峰间电压为2V。对于标称值V（1.5V），输入端和输入端的电压可以从1V摆动到2V。ADS5272专门设计用于处理4V的过电压差分峰间电压（输入端和输入端的电压分别为2.5V和0.5V）。如果输入共模在过载（小于300mV）期间没有明显地从V断开，则过电压输入条件的恢复预计在4个时钟周期内。SHA和ADC中的所有放大器都是专门为从过载信号中进行良好恢复而设计的。厘米第页N个第页N个厘米

参考电路设计

数字波束形成算法在很大程度上依赖于所有接收信道的增益匹配。一个典型的系统板上大约有12个八进制adc。在这种情况下，确保增益匹配至关重要，这基本上要求所有adc看到的参考电压相同。芯片八个通道内的匹配基准是通过使用一个内部基准电压缓冲器来完成的。在生产过程中调整每个芯片上的参考电压，确保不同芯片上的参考电压匹配良好。

设备内部运行所需的所有偏置电流均通过外部电阻器设置，并在插脚ISET处接地。在ISET上使用56kΩ电阻产生20微安的内部参考电流。该电流在内部镜像，以产生内部块的偏置电流。在ISET处使用更大的外部电阻可以降低参考偏置电流，从而降低器件的工作功率。但是，建议外部电阻在规定值56k的10%范围内，以使各块的内部偏置裕度适当。

缓冲内部带隙电压也会产生一个称为V的电压，该电压被设置为REF and REF的中间电平，并且可以在pin上访问。内部缓冲器驱动V具有±2mA的驱动。它是指在输入直接耦合的情况下导出输入共模的参考电压。

使用内部参考模式时，应在参考引脚（REFT和REFB）和去耦电容器之间添加大于2Ω的电阻，如图3所示。

该装置还支持使用外部参考电压。此模式涉及强制外部REF和REF。在这种模式下，内部参考缓冲区是三态的。由于八个adc的开关电流来自外部强制基准，因此其性能可能略低于使用内部基准时的性能。应该注意的是，在这种模式下，V和ISET继续由内部带隙电压产生，就像在内部参考模式中一样。因此，重要的是要确保外部强制参考电压的共模电压与50mV内的V相匹配。

计时

芯片上的八个通道通过一个ADCLK输入。为了确保所有通道的孔径延迟和抖动都相同，使用时钟树网络为每个通道生成单独的采样时钟。所有通道的时钟路径从源点一直匹配到采样和保持。这确保了所有信道的性能和定时是相同的。利用时钟树进行匹配引入了孔径延迟，即ADCLK的上升沿与实际采样时刻之间的延迟。所有通道的孔径延迟都是匹配的，并且在设备之间的变化范围为2.5ns到4.5ns。另一个关键特性是孔径抖动，它被定义为采样瞬间的不确定性。时钟路径中的门的设计使得rms抖动约为1ps。

理想情况下，输入ADCLK应具有50%的占空比。然而，当ADCLK路由到船上的不同组件时，到达ADS5272的ADCLK的占空比可能会偏离50%。较小（或较大）的占空比消耗了每个电路的采样或保持相的可用时间，因此不是最优的。因此，内部PLL用于产生占空比为50%的内部时钟。

PLL的使用自动指示较低的工作频率约为20MHz。

LVDS缓冲区

LVDS缓冲区有两个当前源，如图4所示。OUTP和OUTN由理想情况下约为100Ω的电阻负载外部加载。根据0或1的数据，电流被引导到通过电阻器的另一个方向。LVDS缓冲区有四个当前设置。默认电流设置为3.5mA，在100Ω电阻上产生大约±350mV的差分压降。

LVDS缓冲区从序列化程序获取数据，该序列化程序从每个通道获取输出数据并将其序列化为单个数据流。对于40MHz的时钟频率，串行器输出的数据速率为480mbps。数据首先输出LSB，寄存器可编程性先还原为MSB。序列化程序还提供一个1X时钟和一个6X时钟。6X时钟（表示为LCLK/LCLK）用于同步LVDS数据的捕获。也可以使用寄存器设置启用deskew模式。该模式给出了一个交替0和1的数据流，可用于确定6X时钟和输出数据之间的相对延迟，以实现最佳捕获。串行器还生成一个1X时钟，并由LVDS缓冲区传输。1X时钟（称为ADCLK/ADCLK）用于确定12位数据帧的开始。同步模式（通过寄存器设置启用）给出的数据是6 0s后6 1s。使用此模式，1X时钟可用于确定数据帧的开始。除了deskew模式模式和sync模式之外，用户还可以定义自定义模式并从LVDS缓冲区输出。

噪声耦合问题

高速混合信号对各种噪声耦合非常敏感。噪声的主要来源之一是来自序列化器和输出缓冲区的开关噪声。应特别注意将这些噪声源与敏感模拟块隔离。作为起点，芯片的模拟域和数字域被清晰地划分出来。AVDD和AVSS用于表示模拟部分的电源，而LVDD和LVSS用于表示数字电源。注意确保设备内电源组之间的相互作用最小。从数字部分到模拟部分耦合和传输的噪声程度取决于以下各项：

1、每个电源/接地装置的有效电感。

2、数字和模拟电源/接地装置之间的隔离。

电源/接地引脚的有效电感越小，噪声抑制效果越好。因此，多个引脚用于驱动每个电源/接地。还必须确保船上供电和接地线的阻抗保持在可能的最小值。在电路板中使用接地平面以及电源线和接地线之间的大型去耦电容器是从设备获得尽可能好的信噪比所必需的。

建议通过使用单独的电源驱动AVDD和LVDD以及AVSS和LVSS的单独接地平面来保持船上的隔离。

与CMOS缓冲器相比，LVDS缓冲器的使用大大降低了注入噪声。LVDS缓冲区中的电流与开关方向无关。此外，低输出摆幅以及LVDS缓冲器的差分特性导致低噪声耦合。

断电模式

ADS5272有一个断电引脚，PD。将PD拉高会导致设备进入断电模式。在这种模式下，基准和时钟电路以及所有通道都断电。在这种模式下，设备功耗降至100兆瓦以下。单个通道也可以通过编程寄存器选择性断电。

ADS5272还有一个内部电路，用于监测停止时钟的状态。如果ADCLK停止（或以低于3MHz的速度运行），此监控电路将生成一个逻辑信号，使设备处于断电状态。因此，当ADCLK停止时，设备的功耗将小于100mW。也可以使用寄存器选项禁用此电路。

供应顺序

建议按以下电源顺序为设备供电：

1、AVDD已通电。

2、LVDD已通电。

电源稳定后，需要给设备一个有效的复位脉冲。这将导致所有内部寄存器重置为其默认值0（非活动）。如果不复位，某些寄存器可能在通电时处于非默认状态。这可能会导致设备故障。

带PowerPAD热敏封装的PCB布局

ADS5272封装在一个80引线的PowerPAD热增强封装中。为了最大限度地利用PowerPAD封装中设计的热效率，PCB的设计必须考虑到这一技术。请参阅SLMA004 PowerPAD brief PowerPAD Make Easy（请参阅我们的网站网站)，它解决了将PowerPAD包集成到PCB设计中时所需的特定注意事项。

包装信息