Z8018X微处理器操作介绍了Z8018X微处理器的特点、一般说明、管脚说明、框图、寄存器和操作模式的详细信息。
软件架构为Z8018X微处理器提供指令集和CPU寄存器。
直流特性显示了Z8x180 MPU的直流参数和绝对最大额定值。
交流特性显示了Z8018X微处理器的交流参数。
时序图包含Z8018X微处理器的时序图和标准测试条件。

Z80180、Z8S180、Z8L180 MPU操作
特征
工作频率为33 MH 片上MMU支持扩展地址空间 两个DMA通道 片上等待状态发生器 两个通用异步接收器/发射器（UART）通道 两个16位定时器通道 片上中断控制器 片上时钟振荡器/GE发电机 时钟串行I/O端口 与Zilog Z80 CPU兼容的代码 扩展指令
一般说明
Z80180、Z8S180、Z8L180（Z8X180）是一款基于微代码执行单元和先进的CMOS制造技术的8位微处理器，具有降低系统成本和低功耗操作的优点，同时具有更高的性能，并与大量的围绕Zilog Z8X CPU编写的工业标准软件。通过提高工作频率、减少指令执行时间、增强指令集和片上存储器管理单元（MMU），能够寻址高达1MB的存储器。
通过将芯片上的几个关键系统功能与cpu结合，降低了系统成本。这些关键功能包括i/o设备，如dma、uart和定时器通道。芯片上还包括动态ram刷新控制、等待状态发生器、时钟振荡器和中断控制器等多种粘合功能。
Z8X180不仅在正常操作期间消耗低功耗，而且配备Z8S180和Z8L180类处理器的处理器还提供两种操作模式，旨在进一步大幅降低功耗。休眠模式通过将cpu置于停止状态来降低功耗，从而在片上i/o设备仍在工作时消耗更少的电流。系统停止模式将CPU和片上外围设备都置于停止状态，从而进一步降低功耗。
当与其他cmos vlsi器件和存储器相结合时，z8x180为需要高性能和低功耗操作的系统应用提供了一个极好的解决方案。
其他基于Z8x180的产品的引脚输出包说明包含在其各自的产品规范中。
Z8x180的所有配置中共享的框图。

管脚说明
A0－A19地址总线（输出，高电平，3状态）。a0-a19构成20位地址总线。地址总线提供存储器数据总线交换的地址，高达1 MB，I/O数据总线交换高达64 K。地址总线在复位和外部总线确认周期期间进入高阻抗状态。地址线A18与PRT信道1的输出（TOUT，复位时选择为地址输出）多路复用，地址线A19在Z8x180的DIP版本中不可用。
小精灵。总线确认（输出，有效低）。busack表示请求设备、mpu地址和数据总线以及一些控制信号已进入高阻抗状态。
布雷克总线请求（输入，低激活）。外部设备（如DMA控制器）使用此输入来请求对系统总线的访问。此请求的优先级高于NMI，并且始终在当前机器周期结束时被识别。此信号阻止CPU执行进一步的指令，并将地址和数据总线以及其他控制信号置于高阻抗状态。
小精灵。异步时钟0和1（双向，高电平活动）。这些pin是asci信道的发送和接收时钟。cka0与dreq0复用，cka1与tend0复用。
CKS！串行时钟（双向，高电平）。这条线是CSIO频道的时钟。
时钟（φ）系统时钟（输出，高电平）。输出用作微处理器和外部系统的参考时钟。这个输出的频率等于晶体或输入时钟频率的一半。
CTS0.CTS1。清除发送0和1（输入，低激活）。这些线路是ASCI信道的调制解调器控制信号。CTS1与RX多路复用。

D0- D7。数据总线（双向、高电平、三态）。d0-d7构成一个8位双向数据总线，用于在输入/输出和存储器设备之间传输信息。数据总线在复位和外部总线确认周期期间进入高阻抗状态。DCD0.数据载波检测0（输入，低电平有效）。此输入是ASCI通道0的可编程调制解调器控制信号。德雷克，德雷克。DMA请求0和1（输入，低电平）。dreq用于从一个片上dma信道请求dma传输。dma信道监视这些输入，以确定外部设备何时准备好进行读或写操作。这些输入可以编程为水平或边缘感应。dreq0与cka0多路复用。e.启用时钟（输出，激活高）。总线事务期间同步机循环时钟输出。埃克斯塔尔外部时钟/晶体（输入，高电平）。晶体振荡器连接。当不使用晶体时，可在此引脚上向Z8x180输入外部时钟。这个输入是施密特触发的。停止。停止/睡眠状态（输出，低电平）。此输出在CPU执行HALT或SLP指令后断言，并在操作恢复之前等待不可屏蔽或可屏蔽的中断。halt还与m1和st信号一起用于解码cpu机器周期的状态。In 0。屏蔽中断请求0（输入，低电平）。此信号由外部I/O设备生成。只要NMI和BUSREQ信号不活动，CPU就会在当前指令周期结束时执行此请求。CPU通过中断确认周期来确认该中断请求。在此循环中，m1和iorq信号都变为激活状态。It1，It2。屏蔽中断请求1和2（输入，低电平）。此信号由外部I/O设备生成。CPU在当前指令周期结束时接受这些请求，只要NMI，

BUSREQ和INT0信号未激活。CPU用中断确认周期来确认这些中断请求。与int0的确认不同，在这个周期中，m1或iorq信号都不会变为活动状态。小精灵。I/O请求（输出，低激活，3状态）。IORQ表示地址总线包含用于I/O读取或I/O写入操作的有效I/O地址。IORQ也与M1一起在INT0输入信号的确认期间生成，以指示中断响应向量可以放置在数据总线上。这个信号类似于Z64180的IOE信号。M1。机器循环1（输出，低激活）。m1与mreq一起表示当前周期是指令执行的操作码获取周期。m1与iorq一起表示当前周期用于中断确认。它还与halt和st信号一起用于解码cpu机器周期的状态。此信号类似于Z64180的LIR信号。MReq内存请求（输出，低激活，3状态）。mreq表示地址总线为内存读取或内存写入操作保留有效地址。这个信号类似于Z64180的ME信号。NMI。不可屏蔽中断（输入，负边缘触发）。nmi具有比int更高的优先级，并且总是在指令结束时被识别，而不管中断启用触发器的状态如何。此信号强制CPU在0066H.RD.READ位置继续执行（输出激活低，3状态）。rd表示cpu想要从内存或i/o设备读取数据。寻址I/O或存储器设备必须使用此信号将数据传送到CPU数据总线上。rFSH。刷新（输出，活动低）。rfsh与mreq一起表示当前cpu机器周期和地址总线的内容必须用于动态存储器的刷新。地址总线（A7–a0）的低阶8位包含刷新地址。该信号类似于Z64180的参考信号。

可编程重新加载计时器（PRT，2通道）时钟串行I/O（CSIO）通道。
其他Z8x180系列成员（如Z80183、Z80S183、Z80185/195）除了这些模块外，还包括其他外围设备，并包含在相关产品规范中
时钟发生器
该逻辑从外部晶体或时钟输入生成系统时钟。外部时钟被两个分开，并提供给内部和外部设备。
总线状态控制器
该逻辑执行与cpu和一些片上外围设备相关的所有状态和总线控制活动。这包括等待状态计时、重置周期、dram刷新和dma总线交换。
中断控制器
此块监视和优先处理各种内部和外部中断和陷阱，以提供来自CPU的正确响应。为了与Z80 CPU保持兼容，支持三种不同的中断模式。
存储器管理单元
MMU允许用户将CPU使用的内存（逻辑上只有64K）映射到Z8x180支持的1MB寻址范围。mmu目标代码的组织具有与z80 cpu的兼容性，同时提供对扩展内存空间的访问。这种能力是通过使用有效的公共区域库来实现的。

中央处理器
CPU是微编码的，以提供与Z80 CPU兼容的目标代码核心。它还提供Z80指令集的超集，包括8位乘法和除法。这个内核已经得到了增强，允许许多指令在更少的时钟周期内执行。
DMA控制器
dma控制器提供存储器和i/o设备之间的高速传输。支持的传输操作有内存到内存、内存到/从I/O和I/O到I/O。支持的传输模式有请求、突发和循环窃取。DMA传输可以访问完整的1MB寻址范围，块长度可达64KB，并且可以跨越64K边界。
异步串行通信接口
asci逻辑提供两个独立的全双工uart。每个通道包括可编程波特率发生器和调制解调器控制信号。asci通道还可以支持多处理器通信格式。
可编程重新加载定时器（PRT）
这个逻辑由两个独立的通道组成，每个通道包含一个16位计数器（定时器）和计数重新加载寄存器。计数器的时基由到达计数器前的系统时钟（除以20）得出。prt信道1提供可选输出以允许波形生成。
时钟串行I/O（CSIO）CSIO通道提供半双工串行发射器和接收器。此通道可用于与另一个微处理器或微型计算机的简单高速数据连接。