即使在整个PCB板中的布线完成得都很好，但由于电源、地线的考虑不周而引起的干扰，会使产品的性能下降，有时甚至影响到产品的成功率。所以对电源、地线的布线要认真对待，把电源、地线所产生的噪声干扰降到最低限度，以保证产品的质量。1．去耦 在电源、地线之间加上去耦电容。经常可以见到电源线上并联一大( 10~220 LLF)一小（0.1斗F）两个电容或者并联两个一样大的大电容，这种电容用于直流电源去耦。大电容用于去除低频干扰，小电容用于去除高频干扰。2．加宽导线 尽量加宽电源、地线宽度，最好是地线比电源线宽，它们的关系是：地线宽度>电源线宽度>言号线宽度，通常信号线宽为：0.2~0.3 mm，最细宽度可达0.05~0.07 mm，电源线为1.2~2.5 mm，对数字电路的PCB可用宽的地导线组成一个回路，即构成一个地网来使用（模拟电路的地不能这样使用），3．大面积地线 用大面积铜层作地线用，在印制板上把没被用上的地方都与地相连接作为地线用。或是做成多层板，电源和地线各占用一层， 高速电路设计 通常认为如果数字逻辑电路的频率达到或者超过45~50 MHz，而且工作在这个频率之上的电路已经占到了整个电子系统的一部分（比如说173），就称为高速电路。 实际上，信号边沿的谐波频率比信号本身的频率高，是信号快速变化的上升沿与下降沿（或称信号的跳变）引发了信号传输的非预期结果。因此，通常约定如果线传播延时大于1／2数字信号驱动端的上升时间，则认为此类信号是高速信号并产生传输线效应。 信号的传递发生在信号状态改变的瞬间，如上升或下降时间。信号从驱动端到接收端经过一段固定的时间，如果传输时间小于172的上升或下降时间，那么来自接收端的反射信号将在信号改变状态之前到达驱动端。反之，反射信号将在信号改变状态之后到达驱动端。如果反射信号很强，叠加的波形就有可能会改变逻辑状态。2.4.1 高速信号的确定 一般地，信号上升时问的典型值可通过器件手册给出，而信号的传播时间在PCB设计中由实际布线长度决定oPCB板上每单位英寸的延时为0.167 iiso但是，如果过孔多，器件管脚多，网线上设置的约束多，延时将增大。通常高速逻辑器件的信号上升时间大约为0.2 rr.so如果板上有GaAs（砷化镓）芯片，则最大布线长度为7.62 mm0 设Tr为信号上升时间，‰为信号线传播延时。如果Tr≥Tpd，信号落在安全区域。如果2 Tpd≥Tr≥4Tpd，信号落在不确定区域。如果正≤2Tpd，信号落在问题区域。对于落在不确定区域及问题区域的信号，应该使用高速布线方法。2.4.2 边沿速率问题由于芯片工艺的飞速发展，信号的边沿速率也是越来越快，目前信号的上升沿都在1 ns左右。这样就会导致系统和板级SI、EMC的问题更加突出。快速的信号切换时间（边沿速率）将导致回流、串扰、阻尼振荡（振铃）及反射等问题的增加。

信号的边沿速率与信号的工作频率是两个不同的概念，高的边沿速率不一定是高的频率。例如，在实际的应用中，可能系统的工作频率并不高。但如果信号的上升速率过快，将会产生较大振铃现象，同样会带来信号完整性的问题。当振铃信号达到器件所能容忍的极限值时会使器件内部的半导体特性发生变化（电子迁移）、会使器件发热及功耗加大等，造成系统的可靠性降低，并且较快的边沿速率其功耗也较大。

信号的边沿速率与器件的输出强度（输出驱动电流）有直接的关系，过强的输出驱动电流除了能够提高信号的边沿速率之外，还会对周围的器件及传输线造成干扰，主要表现在：

·边沿速率与信号路径传播时延之比决定了对模拟行为建模的复杂度。当边沿速度超过 信号路径延时的4~6倍时，简单的集中参数模型不再适用。这就是说，当边沿速率小

于4 ~6 ns时，6 in(1 in=2.54 cm)或更长的PC板铜线变成了传输线，即使在低时钟 速率下，也容易产生大量的信号质量问题。

·当兼有快速的边沿与快速的时钟速率（缩短的总线周期）时，即使逸沿不产生其他问 题，由于信号的稳定时间变短，也会引起附加的问题。

·较快的边沿速度通常反映了较大的输出电流，这会进一步增加接地反弹，尤其在宽总 线上，较大的电流甚至会增加串扰。