摘要：针对直接数字频率合成（DDS）和集成锁相环（PLL）技术的特性，提出了一种新的DDS激励PLL系统频率合成时钟发生器方案。分析了频率合成系统相位噪声和杂散抑制的方法，介绍了主要器件AD9854和ADF4106的性能。 关键词：直接数字频率合成；锁相环；相位噪声；杂散抑制 1引言 高性能合成频率广泛应用在现代通信、雷达和电子测量等技术领域中。频率合成方法主要有3种： (1)直接合成法，他利用混频器、倍频器、分频器和带通滤波器完成对频率的算术运算。 (2)应用锁相环PLL（PhaseLockedLoop）的频率合成，虽然具有工作频率高、宽带、频谱质量好的优点，但频率分辨率和转换速率都不够高。 (3)最新的频率合成方法是直接数字频率合成DDS（DirectDigitalSynthesis）。DDS较以前频率合成技术具有频率转换时间短，频率分辨率高，输出相位连续，可以进行高精度、高稳定度编程，全数字化易集成等突出优点。 但是DDS的2个明显不足限制了其进一步的应用：一是因受限于器件可用的最高时钟频率，致使合成频率不能太高，输出信号的频率上限基本上是在HF或VHF频段上，比PLL合成技术以及直接模拟合成技术得到的信号频率低；二是输出频率杂散分量较大，频谱纯度不如PLL。从基本原理而言，PLL是模拟的闭环系统，而DDS是全数字的开环系统，二者是两种不同的频率合成技术，采用将二者结合构成DDS+PLL组合系统来互相补充，可以达到单一技术难以达到的应用效果。 2DDS激励PLL系统 2.1性能分析 常用的DDS+PLL组合有DDS激励PLL和DDS内插PLL两种方式。无论采用哪种组合方式，都可以获得高分辨率、快速转换、较宽频率范围的输出频率。但在频率杂散性能、频率建立时间和电路复杂程度等方面，两种组合特点各有不同。在PLL内插DDS的组合方案中，虽然DDS输出不经PLL倍频，故具有较低的相位噪声和较好的杂散性能，但此方案需要滤除混频器产生的多余分量，影响环路参数，致使设计电路复杂，硬件调试周期长。 工作中的600MHz时钟发生器采用低频DDS激励PLL的频率合成系统。该方案通过采用高的鉴相频率提高PLL的转换速度，并利用DDS的高分辨率保证倍频PLL输出较高的频率分辨率，同时PLL环路的带通滤波可以对DDS的带外杂散有抑制作用。该方案的优点是电路结构简单、成本低、易于控制、易于集成。为保证组合系统的频谱纯度，在DDS的输出加一个带通滤波器，用来抑制和消除来自DDS参考频率的宽带杂散。系统原理图如图1所示。 通过原理分析可知，DDS+PLL系统的相位噪声主要由PLL的相噪性能决定，而其杂散性能则取决于DDS。 2.2相位噪声的测量 PLL相位噪声主要由3部分组成：VCO固有的相位噪声；鉴相器、环路滤波器、分频器的相位噪声以及参考频率的相位噪声。其中环路分频比N（本系统中N取为20）对环路带宽内的输出相位噪声影响最大，即在环路通带内，输出相位噪声要恶化20logNdB。 在将VCO的特性理想化的情况下，主要考虑集成锁相环的噪声，则整个环路的相位噪声可近似为： 其中：fDDS为输入PLL鉴相器的频率值；NPLL是PLL的相噪基数，PLL频率合成芯片ADF4106的NPLL值为－174dBc。 时钟发生器输出频率fout可根据需要改变。当fout取为600MHz，参考晶振采用30MHz时，环路的相位噪声为：2.3DDS的杂散特性及抑制方法 2.3.1由于相位舍位造成的相位截断杂散 造成这种杂散的过程是一个周期性的相位调制过程，因此这种杂散为调相杂散。对于调相杂散可以提高相位截断位数来增加他的SFDR，每增加一位可以使SFDR增加约6dB。 2.3.2由于幅度量化误差造成的杂散 DDS送到DAC的波形样点值由有限的二进制数表示，所以对幅度值做了近似存储，由此引入了幅度量化误差，并在输出端形成杂散，这种杂散是调幅杂散。 2.3.3由于DAC非线性引起的杂散 DAC的非线性包括积分、差分非线性以及DAC的非理想动态特性。由于DAC非线性的影响，在DDS的输出信号中将产生输出频率的谐波分量及这些谐波的镜象分量，其杂散电平由DAC的性能决定。随着DDS时钟频率的提高，他已经成为DDS输出杂散的主要来源。 2.3.4抑制方法 有效抑制DDS杂散的方法是选用高性能、高时钟频率的DDS器件。这里的高性能是指DDS器件内部自身已采取了一定的技术措施来抑制其固有杂散的输出。通过实验和理论分析得知，在输出频率不变时，随着时钟频率的升高，杂散距主频的距离也会呈线性关系增大，这为杂散抑制提供了可操作性。根据DDS的原理，离散杂散信号是影响频谱纯度的主要原因，所有的杂散信号都与输出频率有关，杂散的位置也是可以预测的。在相同时钟信号下，不同的输出频率产生的频率杂散位置不一样。在DDS+PLL组合系统设计中，应根据DDS的原理灵活选择适当的时钟频率和输出信号频率，使DDS输出信号近端的杂散情况处于相对理想的状态，从而提高系统的频谱纯度。 3系统组成及实现 3.1DDS选用AnalogDevices公司的AD9854 AD9854是把48b频率累加器、48b相位累加器、正弦函数波形表、12b正交数模转换器以及调制和控制电路高度集成到一起，集相位调制、频率调制、幅度调制和I/Q正交调制等功能于一体的高集成器件。AD9854从各个方面超过了AD公司前期的DDS产品，是一种很有应用前途的DDS芯片。其主要特点为： （1）内部的D/A转换器和比较器实现正交的I和Q路输出。 （2）具有1MHz步进的48b频率分辨率，相位截断17b保证了SFDR指标可达到102dB。 （3）优良的电路工艺使同步正交信号输出的频率最高达到150MHz，平均每秒可产生100MHz的新频率。 （4）正弦信号输出可通过内部比较器转化成方波，用于时钟产生。 （5）提供了数字控制的14b相位调制和单端PSK数据输入，12b的I和Q路DAC。 （6）在高速时钟产生器的应用中，若12b的“控制”DAC与内部的比较器相结合，能实现脉宽调制PWM和静态周期控制。 （7）2个12b的数字乘法器能实现数字幅度调制、波形成形和正交输出的准确幅度控制。 （8）时钟输入4~20整数倍可选的倍频器可使外部输入的低速时钟转变成最高300MHz的内部高速时钟。 3.2PLL频率合成器 选用AnalogDevices公司的ADF4106。ADF4106具有较高的工作频率，最高可达到6.0GHz。该芯片集成了锁相式频率合成器的各种重要部件，主要由低噪声数字鉴相器、精确电荷泵、可编程参考分频器、可编程A，B计数器及双模前置分频器（P/P＋1）等部件组成。数字鉴相器用来对R计数器和N计数器的输出相位进行比较，然后输出一个与二者相位误差成比例的误差电压。鉴相器内部还有一个可编程延迟单元，用来控制翻转脉冲的宽度，这个翻转脉冲保证鉴相器的传递函数没有死区，因此降低了相位噪声和参考杂散。 ADF4106芯片的高集成性能，使其只需少量外围电路即可构成一个完整的低噪声、低功耗、高稳定度、高可靠性的频率合成器。 3.3其他器件选取 VCO的选取需考虑几个方面：具有一定的压控灵敏度；控制特性的线性好；频率覆盖范围大；开环相位噪声低；频率稳定度高等。环路输出相位噪声的大小主要取决于VCO的开环相位噪声的强度，因此VCO的相位噪声性能必须重点加以考虑。基于以上原因，选用MiniCircuits公司的宽带低相噪器件ROS1200W。 在无线通信电路中，鉴相器比较频率产生的杂散通常是高频信道间隔的整数倍，这些杂散能产生邻道干扰。环路滤波器LF采用三阶无源滤波，可以更好地抑制杂散。 3.4实验结果分析 实验发现，DDS+PLL技术的关键技术问题是DDS输出带有很多杂散信号，尤其是输出信号近端的杂散无法用滤波器滤除，在一定程度上会影响系统的频谱纯度。VCO的频率覆盖范围是影响频率合成器相位噪声的重要因素，如果VCO的频率覆盖范围相对较宽，就可减少频率合成器单元电路，但通常窄带VCO比宽带具有更好的相位噪声特性。这些要求是相互矛盾的，所以应根据具体情况综合考虑。此外，还必须考虑环路滤波器的不同结构对环路性能的影响，尽可能用VCO调谐电压的低端控制输出频率的生成，以避免滤波带来的环路噪声性能的降低。 DDS+PLL频率合成系统中，既有数字电路又有模拟电路，模拟电路中又含有中频电路和高频线路。设计的数字电路要满足高速数字逻辑电路设计要求，模拟电路中要分别满足中低频电路和高频电路的不同特殊要求。针对系统对频率合成器频率、噪声、频率分辨率等各项性能的总体要求，在设计电路实践中，对电源和数字电路进行有效的去耦滤波，使用大面积接地、分开数字地与模拟地等方法都可以适当减小杂散。 4结语 本文提出了一种新的频率发生器设计方案。DDS+PLL频率合成系统由于具有其他频率合成方法无法比拟的优点，近年来得到广泛的应用。基于DDS芯片AD9854的高精度频率信号发生器设计的时钟信号源，已经用于科研项目中。可以看到，当要求得到既有高的频率分辨率，又有较快的转换速度和较低噪声的高频甚至微波信号时，DDS+PLL技术就显现出了强大的生命力。 参考文献 1］KroupaVF.Phaseandamplitudedisturbancesindirectdigitalfrequencysynthesizer［J］.IEEEInternationalfrequencycontrolsymposium，1997：975979 2］张厥盛，郑继禹，万心平锁相技术［M］.西安：西安电子科技大学出版社，1994 3］白居宪低噪声频率合成［M］.西安：西安交通大学出版社，1995