y 基本逻辑门，例如and 、or 和nand 等都内置在语言中。
y 开关级基本结构模型，例如pmos 和nmos 等也被内置在语言中。
y 可采用三种不同方式或混合方式对设计建模。这些方式包括：行为描述方式—使用过程化
结构建模；数据流方式—使用连续赋值语句方式建模；结构化方式—使用门和模块实例语句描
述建模。
y Verilog HDL 中有两类数据类型：线网数据类型和寄存器数据类型。线网类型表示构件间
的物理连线，而寄存器类型表示抽象的数据存储元件。
y 能够描述层次设计，可使用模块实例结构描述任何层次。
y 设计的规模可以是任意的；语言不对设计的规模（大小）施加任何限制。
y Verilog HDL 不再是某些公司的专有语言而是I E E E 标准。
y 人和机器都可阅读Verilog 语言，因此它可作为E D A 的工具和设计者之间的交互语言。
y 设计能够在多个层次上加以描述，从开关级、门级、寄存器传送级（RT L ）到算法级。
y 能够使用内置开关级原语在开关级对设计完整建模。
y 同一语言可用于生成模拟激励和指定测试的验证约束条件，例如输入值的指定。
y Verilog HDL 能够监控模拟验证的执行，即模拟验证执行过程中设计的值能够被监控和显
示。这些值也能够用于与期望值比较，在不匹配的情况下，打印报告消息。
y 在行为级描述中，Verilog HDL 不仅能够在RT L 级上进行设计描述，而且能够在体系结构
级描述及其算法级行为上进行设计描述。
y 能够使用门和模块实例化语句在结构级进行结构描述。
y 对高级编程语言结构，例如条件语句、情况语句和循环语句，语言中都可以使
用。
下图显示了Verilog HDL 的混合方式建模能力，即在一个设计中每个模块均可以在不同设计层
次上建模。
开关算法
RTL
门
门
开关
图2 混合设计层次建模示意图
2004-08-16 第8页，共41页
版权所有，侵权必究
『本文转载自网络,版权归原作者所有,如有侵权请联系删除』
热门文章
更多
富士通两款2Mbit FRAM内存芯片上市
APP下载
登录
