有关复位信号时序约束问题-EDA365

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有关复位信号时序约束问题

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有关复位信号时序约束问题

做了很久FPGA的朋友们，是否有这种经历：一个FPGA设计工程，在研发测试阶段或转产中试阶段发现，FPGA系统在上电运行后，偶尔会有异常现象？或者说，反复加电测试，有时会出现异常或功能失败的情况。

出现这种情况，多半是设计中复位信号不当引起的。

我们好多设计师在处理复位问题时，通常有如下几种情况：1.采用一个全局的异步复位信号 2.省略复位信号，DFF的初始值在能利用默认值就采用power-up的默认值，在需要特殊的DFF初始值时，告诉编译器这些DFF在power-up后使用initial值。这些做法各有各的好处，在这里不详细论证。

下面再给出一个大家根深蒂固的设计理念：对于全局复位信号，只要其脉宽足够长，能保障系统复位安全。其实，我们的ISE中附带的那个Timing Analyzer对复位信号分析，关注的是复位信号撤销后系统的时序正确与否。

这是我们在设计上经常忽略的一点，所以就引起了文章一开始之处提到的那些诡异现象。

因为在FPGA芯片内，clk信号使用的是专用时钟网络，其skew值很小，但设计中的rst信号其扇出巨大，由于不采用那些skew低的走线，其在整个芯片中各处的DFF使用到的rst信号skew相差很大很大。那些诡异现象，很多时候都是我们设计中蕴含的那些带反馈回路的DFF引起的，创建这些反馈回路的模块，往往是有限状态机。要知道有限状态机事关设计的功能是否正常啊。

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