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目前，使用ISE11.4对XC6SLX150进行开发，在时序上遇到一些困难和挑战。痛定思痛，立即进行问题记录，希望能与各位共同进行探讨和分析。
1. 我在使用ISE11.4进行时序约束时，在UCF中添加CONFIG STEPPING 约束选项，对时序分析结果有影响。这个问题，可以参考Xilinx的相关文档，因为这个约束，对改善和优化时序没有太多的影响，只是令时序分析软件对FPGA的时序模型更精确而已。我们要保持良好的习惯，在UCF中增加该选择，以求FPGA设计在时序上更Robust.
2. 大家可能遇到过，如下时序约束的问题：目前的设计进行时序分析时，Timingscore 的值很高；为了优化时序我们通常会在ISE的MAP 或PAR选项中设置“高”优化选项，以期能达到时序优化。但有时我们发现这条路是行不通的，而且造成开发时间剧烈增加，而没有任何进展。歪打正着，我降低了MAP 或“高”优化选项，后，反而使时序收敛啦。这其中的原因，不得而知。总而言之一句话，当时序不收敛时，如果发现紧约束不奏效的话，可以在痛苦和迷茫过后 放松一下约束。给它松松绑嘛！
3.使用LVDS的问题。FPGA外围芯片通过LVDS接口传递时钟信号（3.3V LVDS）给FPGA；由于该信号所在FPGA的引脚处于一个2.5V的BANK内。如果解决该问题呢？我采用的方法是采用串联电容耦合方式，然后再通过电阻匹配网络进行接口。注意，串联耦合电容的容值的选取。不能太小，以避免较长连0或连1情况下对差分电压的衰减问题。通过长时间运行，发现XC6SLX150的LVDS接口设计很棒，我这个想法和设计能在xilinx的芯片上完美实现。
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