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ADS41B25作为ADS4xxx模数转换器（ADC）系列成员，采用集成模拟输入缓冲器。该器件运用创新的设计技术以实现高动态性能，且功耗极低。其模拟输入引脚采用缓冲器，具有跨宽频率范围的恒量性能和输入阻抗优势。这类器件非常适合于PAl线性化等多载波、大带宽通信应用。
ADS41B25具有数字增益和偏移校正等功能。该增益选项可用于在较低的满量程输入范围（特别是高输入频率条件）下改善SFDR性能。集成的dc偏移校正环路可用于评估和消除ADC偏移。在较低的采样速率条件下，ADC的操作功耗将自动减低，而没有性能损失。
该器件支持双数据速率（DDR）、低电压差动信号（LVDS）和CMOS数字输出接口。DDRLVDS接口（最大500MBPS）的低数据速率实现了对基于现场可编程门阵列（FPGA）的低成本接收器的采用。该器件具有可用于进一步降低功耗的低摆幅LVDS模式。可提高LVDS输出缓冲器的强度来支持50Ω差分终端电阻。器件采用紧凑型QFN-48封装，而且其技术规格是针对工业温度范围（–40°C至+85°C）拟订的。
特性
Ø分辨率：12位125MSPS
Ø集成高阻抗
模拟输入缓冲器：
Ødc输入电容：3.5pF
Ødc输入电阻：10kΩ
Ø最高采样速率：125MSPS
Ø超低功耗：
Ø1.8V模拟功耗：114mW
Ø3.3V缓冲功耗：96mW
Ø高动态性能：
ØSNR：68.3dBFS（170MHz时）
ØSFDR：87dBc（170MHz时）
Ø输出接口：
Ø支持可编程摆幅和强度的双倍数据速率（DDR）LVDS：
Ø标准摆幅：350mV
Ø低摆幅：200mV
Ø默认强度：100Ω终端电阻
Ø2倍强度：50Ω终端电阻
Ø也支持1.8V并行CMOS接口
Ø可编程增益支持SNR/SFDR平衡
ØDC偏移校正
Ø支持低输入时钟幅度
Ø封装：QFN-48（7mm×7mm）
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