本方案采用理论分析与硬件电路设计相结合的方法进行了系统设计，并用FPGA予以实现。系统仿真与硬件电路测试结果证实了设计方案的正确性。该锁相环
的自由振荡频率可随输入信号频率的变化而改变，具有电路结构简单、锁相范围广、锁定速度快和稳态误差小等特点。

0 引言

锁相环
是一个输出信号能够跟踪输入信号相位的闭环自动控制系统，由于其独特的优良性能，在通信、雷达、测量和自动化控制等领域得到极为广泛的应用。

全数字锁相环
(ADPLL)相对于模拟锁相环
具有可靠性高、参数稳定、易于集成等特点，因而得到了越来越广泛的研究，成为各种电子设备中必不可少的组成部件。

锁相环
具有三个重要的性能指标：锁相范围、锁相速度和稳定性。为提高锁相环的各项性能指标，一些学者进行了深入的分析和研究。

本文提出了一种基于自适应比例积分的复合控制方式，来克服锁相环所存在的锁相范围、锁相速度以及稳定性之间相互制约的问题。

1 全数字锁相环的结构和工作原理

系统由数字鉴相器、自适应控制器、数字滤波器和数控振荡器四个模块组成，如图1所示。下面对各个模块的工作原理进行详细的介绍。

该ADPLL采用双D触发式数字鉴相器。鉴相器对输入信号和输出信号的相位进行比较，输出反应相位超前(或滞后)的信号sub(add)，sub 和add 不仅反映了相位的超前滞后情况，其脉冲宽度也反映了相位误差的大小。其结构框图如图2所示。

自适应控制器模块主要起到调节环路带宽的作用。控制器一方面对输入信号进行鉴频，另一方面对鉴相误差信号sub、add进行量化，根据量化值计算出滤波器控制参数M，如果输入信号频率发生较大的变化，控制器发出控制信号sig，将控制参数M 赋给滤波器，对周期性复位可逆计数器和不复位可逆计数器进行初始置位，以此来迅速地实现频率捕捉和环路带宽的调整。

环路滤波器主要由周期性复位可逆计数器和不复位可逆计数器构成，其中系统高频时钟clk为其同步时钟信号，add和sub作为两个计数器的加、减计数使能控制信号。计数使能信号为高电平时，两计数器在clk时钟上升沿到来时进行相应的加1或减1操作，计数使能为低电平时则保持计数值不变。当输入信号fin 上升沿到来时，将两计数器的计数值进行移位相加，相加结果送入锁存器，作为数控振荡器的控制参数N，然后将比例计数器复位。

数控振荡器模块采用除N 计数器式数控振荡器，在系统高频时钟clk的控制下工作，分频参数N 来自环路滤波器的输出值，如果计数器计数值小于N，每一次clk 上升沿到来时，计数器加1，计数到N 时，计数器复位，输出fout 取反。

2 系统的建模与分析

由以上分析可知，当输入信号在锁频点附近变动时，锁相环的数学模型可以用图3来表示。

图3 中，θin (s) 为输入信号fin 的相位，θout (s) 为数字压控振荡器输出信号fout 的相位;Kdpd (s)、Kdlf (s)、Kdco (s) 分别为数字鉴相器环节、数字滤波器环节、数字压控振荡器环节的传递函数。

2.1 系统数学模型

设系统高频时钟信号为fclk，由双D 触发器型鉴相器的工作原理可以求出鉴相模块的传递函数为：