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1 系统结构
本文所述的平台结构具有灵活性和开放性的特点，其主要工作原理为：大规模FPGA用于接收多通道高速采样数据流，完成必要的预处理；主控FPGA依据每路信号的处理要求仲裁各路FPGA/DSP的片选信号，同步启动进行实时处理；多片实时处理DSP和主控FPGA紧耦合构成并行处理系统的核心；最后通过局部总线接口送入中央处理CPU作进一步分析处理，完成信息的综合存储管理等[3]。系统结构框图如图1所示。
2 具体方案
2.1 高速数据采集
高速数据采集是高性能监测测向处理平台研究[4]的首要问题。其设计与实现，一方面由需求引导，另一方面也要求对系统各个环节有整体的把握。合理设计模拟信号调理电路、高稳时钟产生电路、高速数据流传输路径、合理的时序及控制逻辑，并充分考虑信号完整性和电磁兼容等问题，是设计一个高性能数据采集模块的基本保障。
对于本文所关注的高速数据采集而言，若直接采用满足采样率设计要求的单片ADC芯片实现，会带来动态范围不够、缺乏灵活性和成本较高、风险较大等问题。而如果选择采用多片采样率较低的芯片用交替采样的方法来实现高速采样的方案，则电路较复杂，而且多片ADC之间延时的不一致和增益的不匹配会使采样后的信号难以无失真的复合。鉴于此，本文所述的高速数据采集设计思路是：模块化设计具有适当采样率的A/D板，基于频带分割和精确同步触发的宽带、大动态数据采集方案。本技术架构在硬件设计上具有模块化、可扩展的特色，在性能上具有等效采样率高及采样带宽不受ADC及调理电路限制的优点。采集模块工作原理如图2所示。
高速ADC是大功耗器件，通常更高的采样率将消耗更多的功耗。在使用多ADC多通道的系统中，耗散问题则更为严重。Linear推出低功耗14 bit、125MS/s ADC LTC2261，该器件功耗127 mW，用1.8 V低压模拟电源工作，提供73.4 dB的信噪比和85 dB的无寄生动态范围。0.17 ps RMS的超低孔径抖动允许其以卓越噪声性能进行中频欠采样。创新性数字输出可以设置为全速率CMOS、双数据速率CMOS或双数据速率LVDS。双数据速率数字输出允许数据在时钟的上升沿和下降沿发送，从而将所需数据线数量减少了一半。另外，对高速信号进行高分辨率的数字化处理需审慎设计时钟电路，就LTC2261和LTC其他高速14 bit系列ADC所表现出的性能看，在高速采样时，0.5 ps的抖动就可对SNR产生明显影响。由公式(1)可以看出，采样速率越高、转换位数越多，对A/D采样时钟的抖动指标要求就越高。
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