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xa0xa0xa0 为满足对功耗要求苛刻的便携电子产品对互连及系统逻辑的需求， QuickLogic开发了PolarPro FPGA平台。该平台架构开创性地使用了全新的逻辑单元结构、嵌入式多用途片载存贮器、内建FIFO控制逻辑以及先进的时钟管理控制单元，具有集成简便、逻辑映射迅速高效、费效比高等特点，非常适用于超低功耗电路设计。
特性与优点
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特性 |
优点 |
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增强逻辑单元结构 |
逻辑单元使用灵活，集成简便，高效逻辑映射支持13位宽度输入功能（13-bit wide input function）以及任何4输入查询表（4-input LUT），或者由两个3输入查询表组成的同级逻辑。每个逻辑单元有4个独立输出端和一个专用的带使能端的D触发器。 |
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超低功耗工作模式 (VLP) |
PolarPro FPGA器件能够通过外部输入控制管脚进入超低功耗工作模式(VLP)，该工作模式下PolarPro器件的典型维持电路通常小于10 µA。超低功耗工作模式下，输入输出端口状态和内部寄存器状态都将得到保留。使用该功能可以有效节省器件的待机功耗。 |
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灵活的时钟树网络 |
芯片的每个象限区有5个时钟树，该设置允许在不同的象限区共同使用或者独立使用时钟信号，从而使硬件资源得到更有效的利用。 |
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可编程输入输出端口 |
通用可编程输入输出端口带有专用输入输出寄存器，并且有独立的可编程输入输出频率控制和可编程上拉、下拉以及弱电平保持功能。支持高达200MHz工作频率的SSTL3、SSTL2、SSTL18、LVTTL以及LVCMOS接口标准，支持高达66MHz工作频率的PCI 2.3接口标准。 |
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可配置时钟管理器(CCM) |
灵活的时钟生成和处理降低了时序控制的难度。提供1x、2x、4x、½x和¼x时钟倍频/分频，以及90度、180度和270度时钟相移。可配置时钟管理器可以用来消除器件内部路径与外部PCB印刷电路板的引线延迟，从而提供系统内部时钟与外部时钟的同步。可编程延迟线能够以250ps为单位提供高达2.5ns的可编程时钟延时。 |
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直接支持DDR SDRAM输入输出 |
内建DDR输入输出兼容低成本低功耗mobile DDR、 DDR I以及 DDR II SDRAM存贮器。 |
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内建大容量FIFO/RAM模块 |
专用SRAM模块（每个模块容量为4,608比特，可以配置为128 x 36, 256 x 18 or 512 x 9 (深度x宽度)工作模式），简化了FIFO设计和实现。 |
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专用FIFO控制逻辑 |
毋需额外逻辑开销的专用FIFO控制器确保了所实现FIFO的性能和硬件资源开销。用户可以通过简单易用的RAM/FIFO定制界面迅速得到电路设计中需要使用的存贮器模块实例。一个FIFO控制器可以控制高达8 Kbits存贮器。 |
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小型化封装 |
采用小型化封装技术，对空间要求严格的应用而言是理想选择。 |
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