选择合适的存储器解决方案是满足目标系统对各种应用（从云计算和人工智能 (AI)，再到汽车和移动应用）的功能和性能要求的关键。双数据速率同步动态随机存取存储器 (DDR SDRAM) 或 DRAM 已成为现实的技术，因为它使用电容器作为存储元件来实现高密度和简单架构、低延迟和高性能、几乎无限的存取耐力和低功耗等多种优势。

DDR DRAM 可以根据系统要求以不同的形式使用——在双列直插式存储器模块 (DIMM) 上或作为分立 DRAM 解决方案中均可使用。DDR 分为三个主要类别，每个类别都有独特的功能，可帮助设计人员满足其目标片上系统 (SoC) 的功耗、性能和面积要求。图 1 显示了不同的 DDR 类别及其目标应用场景：    

图 1：JEDEC 定义了应用广泛的三类 DRAM 标准，以满足各种应用的设计要求  

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标准 DDR 面向服务器、云计算、网络、笔记本电脑、台式机和消费类应用，支持更宽的通道宽度、更高的密度和不同的形状尺寸。DDR4 是这一类别目前最常用的标准，支持高达 3200 Mbps 的数据速率。DDR5 DRAM 的运行速度高达 6400 Mbps，预计将在 2020 年问世。

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移动 DDR (LPDDR) 适用于对面积和功耗非常敏感的移动和汽车应用。LPDDR 提供更窄的通道宽度和几种低功耗工作状态。LPDDR4 和 LPDDR4X 支持高达 4267 Mbps 的数据速率，是该类别中的常用标准。最大数据速率为 6400 Mbps 的 LPDDR5 DRAM 预计将于 2020 年问世。

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图形 DDR (GDDR) 面向需要极高吞吐量的数据密集型应用程序，例如图形相关应用程序、数据中心加速和 AI。GDDR 和高带宽存储器 (HBM) 是这一类型的标准。

表格 1：LPDDR5 对比 LPDDR4/4X DRAM

LPDDR5 DRAM 可通过 DVS 支持两种内核和 I/O 电压：在较高频率下运行电压分别为 1.05V 和 0.5V，在较低频率下运行电压分别为 0.9V 和 0.3V。因此，LPDDR5 DRAM 支持内核和 I/O 电压的 DVS。

LPDDR5 的其他关键功能包括用于命令 / 地址 (C/A) 时钟 (CK) 的新型可扩展时钟架构，以简化 SoC 时序收敛；灵活的 DRAM 存储库架构模式，可根据流量模式实现最佳性能；决策反馈均衡器 (DFE) 以增加 DRAM 上的写入数据的余量，写入 X 功能可以节省功耗，以及链接 ECC 以增强存储器通道 RAS。以下部分将详细说明每个功能  用于简化时序收敛的新型可扩展时钟架构  C/A CK 通常以与所有先前 LPDDR 标准（LPDDR4/4X 及更早的标准）中的数据选通 (DQS) 相同的频率运行。这种时钟方案给 DRAM C/A 通道和 SoC 时序收敛都带来了巨大压力，因为 CK 是存储器通道上 C/A 通道的参考，并且 SoC 中的存储控制器通常以 CK 频率的一半，采用 DFI 1：2 比率模式在 DDR PHY 接口上运行。例如，LPDDR4/4X 的速度为 4267 Mbps，CK 和 DQS 的运行频率为 2133 MHz，而 C/A 的数据速率为 2133 Mbps，控制器时钟的运行频率为 1066 MHz。

这样的时钟方案无法以 LPDDR5 速度扩展。因此，LPDDR5 采用了新的时钟方案，其中 CK 以高于 3200 Mbps 的速度，按照数据选通频率的四分之一运行，而以低于 3200 Mbps 的速度，按照数据选通频率的一半运行。因此，即使在 6400 Mbps 的速率下，该时钟方案也要求 CK 仅以 800 MHz 的频率运行。这样可以降低 C/A 的运行速度（以 1600 Mbps 的速度运行，因为 C/A 可以在 LPDDR5 的 CK 速率的上升端和下降端（例如 DDR 类型）上都进行转换），从而大大提高了 C/A 通道的余量。同样，CK 减速使 SoC 不仅可以更有效地收敛时序，而且还可以提供更高的性能，因为控制器现在可以在 800 MHz 的 DFI 1：1 比率下工作。此外，LPDDR5 不支持传统的双向数据选通架构，而是引入了两个单向数据选通：用于写入操作的写入时钟 (WCK) 和用于读取操作的可选读取时钟 (RDQS)。系统可以选择无选通或单端选通来以较低的速度进行读取，同时节省功耗，当要想达到高速时，就需要采用差分选通 (RDQS/RDQS#)。

保证通道稳定性的单抽头 DFE  判决反馈均衡器 (DFE) 减少了对接收数据的符号间干扰 (ISI)，从而提高了接收数据的余量。先前检测到的符号出现在正在检测的当前符号上，就会引发 ISI。LPDDR5 DRAM 将具有单抽头 DFE，以提高写入数据的余量，从而增强存储通道的稳定性。  Write X 降低功耗  Write X 是一种省电功能，允许系统将特定的位模式（例如全零模式）转变成连续的存储器位置，而无需切换通道上的 DQ 位。  用于防止通道噪声引起的错误的 Link ECC  Link ECC 可以恢复通道中发生的单比特传输错误。该数据与 ECC 一起由控制器发送到 LPDDR5 DRAM，并且在接收到数据 /ECC 后，DRAM 会生成 ECC 并检查接收到的 ECC 是否相同。在将数据写入存储器阵列之前，任何单比特错误都将得到纠正。因此，Link ECC 是适合高速的强大 RAS 功能，可防止通道噪声引起的错误。

突发长度为 16 或 32 拍的灵活存储库架构  LPDDR5 DRAM 通过支持三种模式（Bank-Group 模式（4 个 Bank，4 Bank-Group），8 Bank 和 16 Bank）而具有灵活的存储库架构，供用户根据其流量模式选择。Bank-Group 模式适用于高于 3200 Mbps 的速度，并允许 16 和 32 拍的突发长度。8 Bank 模式支持突发长度为 32 拍的所有速度，而 16 Bank 模式则支持突发长度为 16 或 32 拍的 3200 Mbps 以下的速度。  用于进一步节约功耗的 3 种 FSP  与支持 C/A 和 DQ 的 2 个频率设定点 (FSP) 的 LPDDR4/4X DRAM 不同，LPDDR5 DRAM 具有用于 C/A 和 DQ 的 3 个 FSP。这使控制器能够以最少的切换时间快速切换三个频率，以实现最佳的功耗节约效果。如前所述，DFS 与 DVS 的结合使 LPDDR5 DRAM 成为对功耗敏感的应用的理想选择。

总结

存储器是用于移动设备、IoT、汽车和云数据中心等应用中的任何电子系统的重要组件。SoC 设计人员必须选择合适的存储器技术，才能提供必要的性能、容量、功率和面积。DDR 已成为现实的存储技术，可用于多种类别，包括标准 DDR 和低功耗 DDR (LPDDR)。最新的标准 LPDDR5 和 DDR5 以更低的功耗提供更高的性能。LPDDR5 的运行速度高达 6400 Mbps，具有许多低功耗和 RAS 功能，包括新颖的时钟架构、可简化时序收敛。

数据速率高达 6400 Mbps 的 DDR5 DRAM 支持更高的密度，包括双通道 DIMM 拓扑以提高通道效率和性能。   Synopsys 提供了全面的存储器接口 IP 产品组合，支持 LPDDR 和 DDR 标准，包括最新的 LPDDR5 和 DDR5。DesignWare DDR IP 全套解决方案包括 PHY、控制器和验证 IP，它们都支持最新标准的主要功能。Synopsys 的产品组合还包括硬化选项、信号完整性 / 电源完整性分析、验证模型、原型设计和仿真支持。