这项在去年2月开始的为期3年、投资750万美元的计划由SRC以及纽约州共同投资，奥尔巴尼大学的纳米学院就是纽约先进互连科学和技术中心(NY CAIST)计划的基地。

        除了奥尔巴尼大学内的纳米级科学以及工程学院(CNSE)之外，参与该项目的学术机构包括：哥伦比亚大学、科内尔大学、Lehigh大学、马萨诸塞州理工大学(MIT)、Penn State大学、Rensselaer工学院(RPI)、斯坦福大学、SUNY Binghamton大学、佛罗里达大学、马里兰大学、北德州大学、以及位于阿林顿和奥斯汀的德州大学。

        作为NY CAIST计划的组成部分，规划的项目有27个，最终目标是为芯片制造商服务提供扩展铜以及低k介质缩小技术。

        “因为互连性能正开始超越器件成为主宰芯片性能的关键因素，互连研究对于确保半导体器件工艺尺寸的持续缩小越来越重要，”在全球研究协作(Global Research Collaboration, GRC)担任互连以及封装研究的总监、英特尔公司的代理人Scott List表示。GRC是SRC的下属单位，负责缩小各种选项，以便把CMOS工艺传承至最终极限。

       “在22纳米以下工艺尺寸，为了驱使芯片几何尺寸的缩小，必须缩小互连，但是，这种技术仅仅提供一半的解决方案。当我们评估像碳纳米管以及光学互连等选项的过程中，我们已经发现若干实现22纳米互连的可行选择。在向着缩小铜互连以及低k介质的方向发展的过程中，至关重要的是我们继续在与NY CAIST取得一道的进步基础上构建新的技术，”List表示。

        研究人员指出，年复一年，芯片上的开关速度已经增长了几乎20%，而线宽缩小了30%，晶体管密度也增加了。然而，如果无法实现新型的互连材料、工艺、方法学和概念，这种芯片速度、晶体管密度持续增加而线宽持续缩小的步伐最终将减慢下来。

        在奥尔巴尼大学内的纳米级科学以及工程学院的SRC以及NY CAIST的研究人员将携手开展交叉功能协作，涉及领域包括：缩小侧壁以及晶界散射，从而减小40纳米铜电阻系数；开发新一类厚度为几个原子的铜扩散势垒区；开发具有原子分辨率的测量掩埋接口的方法；在几个原子的规模上最优化低k介质中的空穴尺寸和结构，从而在提高速度的同时维持强度；掌握互连中存在的根本故障机制，以减少介质中的短路以及铜线中的开路。

       研究工作将建立在NY CAIST过去三年期间SRC、GRC及其学术合作伙伴的研究工作基础之上，并增强NY CAIST的研究工作。

        已经取得的成果包括：实证从铜线的边缘起可以把侧壁散射减少50%；实现了小于10个原子厚的扩散势垒；评估了新的基于光学以及碳纳米管的互连。

       国际半导体技术路线图(The International Technology Roadmap for Semiconductors, ITRS)预计22纳米节点到2011-12年将实现商业化生产。

       2007年9月，在一项相关努力中，SRC和美国商务部的国家标准和技术研究院(National Institute of Standards and Technology, NIST)发布了一项合作伙伴关系，以支持在纳米电子学领域的研究。

       该计划是为了证明未来5-10年内下一代电路的可行性。

       今年，NIST将为该努力捐助276万美元，届时与来自行业的资金结合起来，将提供接近400万美元的新的研究津贴。