引言

    随着国防工业对精确制导武器要求的不断提高，武器系统总体设计方案的日趋复杂，以及电子元器件水平的飞速发展。导引头信号处理器的功能越来越复杂，硬件规模越来越大，处理速度也越来越高，而且产品的更新速度加快，生命周期缩短。实现功能强、性能指标高、抗干扰能力强、工作稳定可靠、体积小、功耗低、结构紧凑合理符合弹载要求的导引头信号处理器已经势在必行。过去单一采用单片机或DSP处理器搭建信号处理器已经不能满足要求。针对现有技术的不足之处，本文提出一种基于FPGA和3片DSP的目标识别与定位并行处理器。主要解决现在信号处理方法在水中兵器中的应用难题，提高兵器的智能化与战技指标。

1 系统设计方案

    本文设计了一种基于FPGA和3片DSP的目标识别与定位并行处理器。如图1所示，其特征在于：

    (1)端口控制CPLD芯片、系统数据缓存与通信FPGA芯片、3个DSP处理芯片、系统电源模块、多路并行ADC模数转换芯片、有源晶体振荡器、LCD输出显示模块。

    (2)将FPGA作为系统数据缓存、通信与控制中枢，以此为核心，通过数据与控制总线联接端口控制CPLD芯片，通过EMIF总线分别联接DSP(A)、DSP (B)和DS (C)处理芯片。

    (3)端口控制CPLD芯片的输入端联接多路并行ADC模数转换芯片，输出端口联接LCD输出显示模块。

    (4)有源晶体振荡器与FPGA芯片联接，FPGA芯片将有源晶体振荡器分为4路时钟信号输出，分别输出到CPLD和3片DSP芯片。

    (5)系统电源模块为5V单电源供电，产生系统需要的3. 3V、2.5V、1.2V电源电压。

    (6)多路并行ADC模数转换芯片对阵列接收信号进行采集，将采集的数据传输到CPLD缓存空间中，CPLD缓存空间半满后将数据传输到FPGA数据存储FIFO中，并将数据转换为复数数据保存；

    (7) DSP (A)、DSP (B)和DSP (C)处理芯片对于采集的数据采用并行分离算法进行盲分离和盲解卷积定位，然后对盲分离各信号进行支持向量机分类，DSP (A)、DSP (B)和DSP (C)处理芯片分别并行对待识别分离信号进行3类舰船的信号的识别，比较3个DSP的识别结果，完成目标信号分类，将分离信号识别完毕，输出至FPGA综合定位与分类结毕，并将结果通过CPLD输出到LCD显示。

图1系统原理图

    多通道ADC对阵列接收信号进行采集，将采集数据传输到CPLD缓存空间中，CPLD缓存空间半满后将散据传输到FPGA数据存储FIFO中，井将数据转换为复数数据保存，等待处理，从而实现了ADC的连续高速采集，一批数据采集完成后，用3DSP盲信号并行分离算法进行盲分离和盲解卷积定位，之后．对盲分离各信号进行支持向量机分类，3片DSP分别并行对待识别分离信号进行3类舰船的信号的识别，比较3个DSP的识别结果，完成目标信号分类，直到讲待分类的分离信号识别完毕，最后由FPGA综合定位与分类结果，并将结果通过CPLD输出到LCD显示。

2 具体系统设计

    FPGA在实时并行计算实现标准数字信号处理算法的能力远强于DSP，因此数字接收系统信号处理要用到的FIR滤渡、FFT、IFFT等算法，在FPGA中实现要远快于DSP，且FPGA厂商提供了非常丰富易用的能实现数字信号处理的参数Core，可以大大简化开发过程。而且，FPGA有大量乘法器和存储器资源，支持设计高度并行的架构，可有效提高实时性、集成度和稳定性。而DSP用来进行其他复杂信号处理，比如自动目标识别、抗干扰等。

    2.1电路构成

    本系统包括一片端口控制CPLD芯片，一片系统数据缓存与通信FPGA芯片，三片DSP处理芯片，一片串口通信芯片，一片USB通信芯片，一片3.3V电源芯片，一片2.5V电源芯片，一片1. 2V电源芯片，一片多路并行ADC模数转换芯片．一片多路并行DAC数模转换芯片，一片Flash存储器，三片SRAM存储器，一片EPCS存储器，一个有源晶体振荡器．一个无源晶体振荡器，一个PS2键盘接口，一个USB接口，一个申口接口，一个SD卡卡座，一个LCD显示模块．

    DSP芯片：TMS320C6713 DSP是TI推出的一款C6000系列32位高速浮点型DSP芯片，时钟最高频率为225MHz，最大处理能力达到2400MIPS，采用二级缓冲处理，4kByte直接匹配的程序缓冲LIP．4kByte可匹配的数据缓冲LID，256kByteL2额外匹配内存。32位外部存储器接口，可无缝连接SRAM，EPROM、Flash、SBSRAM和SDRAM；其外设EDMA支持无需CPU参与可以在允许的地址空间里传送数据，扩展总线，具有主机口和I/O端口操作等功能，多通道缓冲串口，其通过配置能和多种串行通信接口通信。两个32位通用定时器等。

    FPGA芯片：EP3C25Q240C8N是ALTERA推出的一款功耗最低、成奉最低的Cyclone III系列高性能FPGA，具有24,624个逻辑单元，66个M9K存储块，总共608,256 Bits的RAM，66十18 *18乘法器，4个PLL，另外，其内部还有20个可独立工作的时钟网络，240个外部引脚提供了148个通用I/O，可以完全满足多DSP的互联。其丰富的内部资源可以提供多种数据交换模式，进一步采用嵌入式Nios II处理器，其本身亦可以作为强大的数据处理器使用，配个其并行的计算结构和较高的运行频宰，特别适合效据先期处理的计算处理器使用。

    CPLD芯片：EPM3128ATI100 -10N是ALTERA推出的一款基于CMOS EEPROM结构的MAX 3000A系列的高性能可编程器件，具有2,500可用逻辑门，128个宏单元，多大98个可用I/O口，最高时钟频率192. 3MHz，接口电压兼容Sv．3.3V，2.SV等，是理想的数据转换与通信控制器件，系统中用于扩充FPGA的I/O口，作为数据转换、缓冲与通信桥路。[page]

    2.2基于FPGA的多DSP系统接口电路设计

    在本系统中，要求利用一个主处理器来控制3片DSP，完成主处理器与各DSP的控制及散据传输，为了提高传输速率，保证控制的灵活性、准确性，我们利用FPGA设计一种综合实用的多DSP的接口电路。

    由于系统中包含3片DSP，设计时采用系统层次化，结构模块化、数据传输高速化的设计思想，利用FPGA作为接口设计的部件，实现系统的接口电路原理如图2所示。

图2 FPGA与DSP通信框图

    系统层次化体现在控制结构之中，考虑到多片DSP的接口t控制与数据传输以层次化结构为主，以寄存器作为控制接口的物理层，每个DSP均有其自身的控制寄存器，以实现多个DSP的控制，以FIFO作为数据传输的物理层。在软件设计中增加了控制的灵活性及数据传输的高速率。结构模块化体现在DSP组的结构中，根据多块DSP接口的特点，在系统结构设计中，将3片DSP用一十FPGA来完成物理层硬件接口电路，这样使得系统结构清晰，模块扩充灵活方便，又可节省费用。

    2.3系统外部接口设计

    根据数据处理需求，系统设计了丰富的外围接口电路，并通过FPGA扩展的CPLD来进行管理。如图3所示．

图3 系统功能框图

    2.4 ADC设计

    图4为系统设计的．NDC硬件框图．基于CPLD、FPGA和DSP的多通道同步数据采集系统主要由数据采集模块、数据处理模块以及散据接口模块3部分构成。前端由传感器输入的模拟信号经信号调理模块的整形放大后，输入到A/D转换模块中，模拟量转变为数字量，可编程逻辑器件(CPLD)控制A/D转换器，按照设定的采样率采集数据，将采集到的数据通过总线写入FIFO，FIFO半满时，发送一次半满信号，FPGA接收到中断后立即将一帧数据从FIFO中读入到数据处理模块，进行初步处理并通知相应的DSP对其进行调用，做进一步分析。

图4 ADC硬件框图

    该系统的A/D转换模块选用TI公司的ADS8556型A/D转换器，该件支持6通道信号差分输入，有3组信号采集控制端，每组控制2路信号．16位精度，每通道的转换速度高达450 kHz。支持高速并行数据输出接口，数据输出接口包括直接地址选择模式、CYCLE模式、FIFO模式。

    2.5 CPLD部分设计

    CPLD控制部分：CPLD1控制ADS8556包括控制A/D转换器的采样率以及数据量化输出模式等，同时控制CS信号可有效抑制噪声；系统时钟输入为50 MHz，CPLD对其分频产生20MHz时钟以触发A/D转换器，同时产生200kH的采样信号。

    2.6数据帧格式设计

    CPLD将A/D转换后的数据不断写入FIFO，当2048字节数据写入FIFO后，CPLD添加16位的帧标志及16位的帧计数，即数据格式为：被采集数据+帧标志+帧计数。

    2.7系统时钟设计

    对于多DSP并行处理系统而言，系统各部分的时钟配合以同步十分关键，不仅关系到系统的稳定运行，更重要的是系统内部的信息交换严重依赖于可靠地时钟同步，特别是采用同步FIFO或RAM来传递数据的场合，同时可靠统一的系统时钟也有利于数据传输效率的提升。

    考虑到本系统容纳了5片核心的处理单元，各系统如果分别采用各自的时钟源，很难确保时钟的统一与同步性，为信息的同步交换效率埋下了隐患，而且从工程中来看，不光增大了系统的设计分复杂度，扩大了电路布板面积，而且引入了多处的干扰源，为此，系统从总体设计上，依据FPGA丰富灵活的内部时钟资源，提出采用如图5所示方法，将FPGA各分时钟作为其他给分系统的时钟源，从而简化了电路设计，提高了时钟的一致性与可靠性。[page]

    2.8系统总线设计

    为了充分发挥系统多CPU工作性能，系统除了基于FPGA的EMIF总线外，还冗余设计了HPI，SPI和I2C总线，用于DSP之间的信息传递，控制与程序加载等。如图所示多总线结构如图1。

图5 系统时钟设计图

    2.8.1  HPI主机接口

    系统HPI (hardware platform interface)是一个16 b宽度的对外接口，主要用于主处理器DSP通过HPI向附DSP加载程序及对附DSP进行控制，FPGA也可以通过HPI向主DSP加载程序或写入待处理的数据或通过HPI读取DSP处理完的数据，DSP之间的数据可以通过HPI由主处理器进行中转。由于通信效率较低．HPl只用于系统初始化时主DSP通过向从DSP加载应用程序。

    2.8.2 SPI高速同步串行口

    SPI (Serial Peripheral interface)高速同步串行口是一种标准的四线同步双向串行总线。SPI接口主要应用于实时时钟，AD转换器，还有数字信号处理器和FPGA之间，实现数据与控制信息传输。

    SPI模块为了和外设进行数据交换，根据外设工作要求，其输出串行同步时钟极性和相位町以进行配置，SPI主模块和与之通信的外设时钟相位和极性应该一致。SPI接口如图1所示。

    2.8.3 I2C总线

    I2C总线最主要的优点是其简单性和有效性。总线长度可高达25英尺，能以lOkbps的最大传输速率支持40个组件，且支持多主控( multimastering)，其中任何能够进行发送和接收的设备都可以成为主总线。一个主控能够控制信号的传输和时钟频率。当然，在任何时间点上只能有一个主控。本系统设计用于系统信息的广播式传递和多向控制。

    2.8.4 FPGA内部FIFO设计

    FIFO (First In First Out)是一种先进先出的数据缓存器，无需外部读写地址线，使用起来非常简单，但只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加1完成。本系统利用FIFO完成GPGA与DSP等其他处理器之间的数据与控制信息交换，分为数据FIFO与控制FIFO两种。

    系统用FPGA自己实现一个FIFO，主要设计的参数包括：①FIFO的宽度，即FIFO -次读写操作的数据位；②FIFO的深度，指FIFO可以存储多少个N位的数据（如果宽度为N）；③满标志：FIFO已满或将要满时由FIFO的状态电路送出的一个信号，以阻止FIFO的写操作继续向FIFO中写数据而造成溢出( overflow)；④空标志：FIFO已空或将要空时由FIFO的状态电路送出的一个信号，以阻止FIFO的读操作继续从FIFO中读出数据而造成无效数据的读出(underflow)，⑤读时钟：读操作所遵循的时钟，在每个时钟沿来临时读数据；⑥写时钟：写操作所遵循的时钟，在每个时钟沿来临时写数据；⑦读指针：指向下一个读出地址。读完后自动加1；⑧写指针：指向下一个要写入的地址的，写完自动加1。读写指针其实就是读写的地址，只不过这个地址不能任意选择，而是连续的。

    2.9工作模式

    按照样机功能，给出系统的工作流程图6．其中，系统检测主要包括数据采集系统检测与各部分CPU的通信检测，用检测数据校验系统采集与通信是否正确，再判断是否正式进入工作模式，目标检测有FPGA内设计的信号预警检测器完成目标有无得判断，在考虑是否进行方向角的检测，否则按预定设定进入周期性休眠状态。

图6 系统的工作流程图

3 系统样机及测试实验

    通过设计样机的多目标方位估计与识别实验检测了系统运算性能。设计的实船噪声数据的多目标识别实验主要通过样机多目标识别软件对三类实船噪声数据的特征提取、构建和基于支持向量分类器的识别能力。基于支持向量机的多目标识别实验结果表明，系统可以进行实船噪声数据的识别计算，单DSP工作模式的目标识别时间不超过860ms，3个DSP并行工作的运算时间小于360ms。

4 结论

    本文设计的基于FPGA和3片DSP的目标识别与定值并行处理器，采用多CPU设计，通过设计并行处理结构和数据传输总线模式。充分利用FPGA与DSP计算和逻辑处理的优点，解决了目标识别与分类的计算难题，使得基于盲信号方法和支持向量机技术的多目标分类与定位技术得以在水雷引信中实现，通过引信样机系统与通信测试实验获得的系统各部分工作参数表明，系统工作状态达到了设计目的，各模块工作正常，模块间的通信可靠，可以进行引信样机多目标方位监测与识别实验，实际测试的系统内部数据传输速度达到100M，系统最大处理能力可以达到7200MIPS。改进了传统采用单DSP处理器搭建信号处理器模式，具有功能强、性能指标高、抗干扰能力强、工作稳定可靠、体积小、功耗低、结构紧凑合理的优点。