EP1C6Q240-EDA365

研发资源 > 标签 > EP1C6Q240

|相关技术

基于VHDL语言的超长时间定时器设计及实现

发布时间：2020-07-06

引言传统的定时器硬件连接比较复杂.可靠性差.而且计时时间短.难以满足需要.本设计采用可编程芯片和VHDL语言进行软硬件设计.不但可使硬件大为简化.而且稳定性也有明显提高.由于可编程芯片的频率精度可达到50 M ...<全部>

嵌入式开发

|

115

FPGA最小系统之:硬件系统的设计技巧

发布时间：2020-06-13

FPGA的硬件设计不同于DSP和ARM系统.比较灵活和自由.只要设计好专用管脚的电路.通用I/O的连接可以自己定义.因此.FPGA的电路设计中会有一些特殊的技巧可以参考. 2.3.1 管脚兼容性设计前面的内容提到过.FPGA在芯 ...<全部>

嵌入式开发

|

129

上一个下一个

国产PCIe Retimer芯片！破解高速传输信号完整性难题

国产PCIe Retimer芯片！破解高速传输信号完整性难题

|相关标签

|热门文章

基于VHDL语言的超长时间定时器设计及实现

FPGA最小系统之:硬件系统的设计技巧