FPGA-EDA365

研发资源 > 标签 > FPGA

FPGA实战开发技巧(10)

5.5.3 SPI串行Flash配置模式1．SPI串行配置介绍串行Flash的特点是占用管脚比较少.作为系统的数据存贮非常合适.一般都是采用串行外设接口(SPI 总线接口).Flash 存贮器与EEPROM根本不同的特征就是EEPROM可以按字节...

可编程逻辑

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发布时间：2020-05-16

Xlinx FPGA的DSP设计工具和设计流程

因为手上有一块Xilinx的Spartan--3E开发板.前些日子陆陆续续学习了ISE的一般工程开发.熟悉了Xilinx ISE 10.x的软件操作和开发板的使用.近来没有事情.于是乎.又把那开发板拿出来把弄把弄.开始学习Xilinx的FPGA...

可编程逻辑

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发布时间：2020-05-16

FPGA实战开发技巧(9)

FPGA配置方式灵活多样.根据芯片是否能够自己主动加载配置数据分为主模式.从模式以及JTAG模式.典型的主模式都是加载片外非易失( 断电不丢数据) 性存储器中的配置比特流.配置所需的时钟信号( 称为CCLK) 由FPGA内部...

可编程逻辑

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发布时间：2020-05-16

FPGA实战开发技巧(8)

5.4 大规模设计带来的综合和布线问题FPGA 设计的时序性能是由物理器件.用户代码设计以及EDA 软件共同决定的.忽略了任何一方面的因素.都会对时序性能有很大的影响.本节主要给出大规模设计中.赛灵思物理器件和EDA...

可编程逻辑

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发布时间：2020-05-16

谈谈赛灵思的局部重配置技术

这里提到的局部重配置技术(Partial Reconfiguration) 是现场可编程门阵列(呵呵.就是FPGA了) 器件中的一部分.指的是在FPGA其他部分还在正常运行的情况下对其局部进行的重新配置.众所周知.硬件也可以像软件一...

可编程逻辑

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FPGA
赛灵思

发布时间：2020-05-16

FPGA实战开发技巧(6)

5.3.3.2 提高时序性能的手段时序性能是FPGA 设计最重要的指标之一.造成时序性能差的根本原因有很多.但其直接原因可分为三类:布局较差.逻辑级数过多以及信号扇出过高.下面通过时序分析实例来定位原因并给出相应...

可编程逻辑

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发布时间：2020-05-16

利用FPGA的自身特性实现随机数发生器

本文主要介绍利用FPGA的自身的特性实现随机数发生器.在Virtex-II Pro开发板上用ChipScope观察随机数序列.以及在PCIe4Base(基于Virtex-4 FPGA)上实现.基本的原理随机数在计算机科学中的密码学中有着重要的用途....

可编程逻辑

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FPGA

发布时间：2020-05-16

谈谈如何利用FPGA开发板进行ASIC原型开发

ASIC设计在尺寸和复杂性上不断增加.现代FPGA的容量和性能的新进展意味着这些设计中的2/3能够使用单个FPGA进行建模.然而.这些设计中仍然保留有1/3(那就是说.所有ASIC设计中的1/9)要求一个基于多个FPGA的原型开发...

可编程逻辑

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FPGA
ASIC

发布时间：2020-05-16

FPGA实战开发技巧(5)

一般来讲.添加约束的原则为先附加全局约束.再补充局部约束.而且局部约束比较宽松.其目的是在可能的地方尽量放松约束.提高布线成功概率.减少ISE 布局布线时间.典型的全局约束包括周期约束和偏移约束.在添加全...

可编程逻辑

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发布时间：2020-05-16

FPGA实战开发技巧(4)

5.3.2 基于ISE的仿真在代码编写完毕后.需要借助于测试平台来验证所设计的模块是否满足要求.ISE 提供了两种测试平台的建立方法.一种是使用HDL Bencher 的图形化波形编辑功能编写.另一种就是利用HDL 语言.相对于...

可编程逻辑

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FPGA
ISE

发布时间：2020-05-16

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