上一篇文章我们介绍了关于3nm技术研发的相关难题，以及从2D转向3D FinFET架构的优势。这一篇带您了解一下为3nm而生的全新技术。

Nanosheets FET

我们不得不面对的事实就是，FinFET将停止扩展，这促使芯片制造商转向一种新晶体管，即nanosheet FET或相关类型。

nanosheet FET的发展势头始于2017年，当时三星推出了用于3nm的多桥通道FET (MBCFET)。MBCFET是一种纳米片FET，它可以通过用纳米片替换纳米线周围的栅极，来实现每堆更大的电流。风险生产将于今年晚些时候开始，批量生产预计将在2022年完成。

台积电也在研究nanosheets。nanosheets FET是一种门式全能晶体管。纳米片在5nm FinFET上提供了适度的放大，但是nanosheets更具有优势。

nanosheet FET基本上是一个FinFET，它的侧面有一个栅极。nanosheets由若干单独的水平薄片或薄片组成，这些薄片是垂直堆叠的。

一个栅极环绕在每个薄片上，形成一个门式全能晶体管。在理论上，由于电流的控制是在结构的四个侧面完成的，所以nanosheet FET提供了更优的性能和更少的漏电，

最初，nanosheet将有四个左右的薄片。Imec的Horiguchi说:“典型的nanosheet宽度是12到16nm，厚度是5nm。”

以上是nanosheet与FinFET的不同之处。FinFET将有限的鳍片量化，这对设计师提出了一些限制。“nanosheet的优点是它可以有不同的宽度。根据设计者的需要，每个设备可以有不同的宽度。这给了设计师一些自由。他们可以找到更好的表现和动力的最佳位置。”

例如一个宽片晶体管将有更多的驱动电流。窄片可使更小的设备产生更少的驱动电流。

nanosheet与纳米线有关。nanosheet FET具有更宽的沟道，这意味着器件具有更强的性能和更大的驱动电流。这就是为什么nanosheet在市场上越来越受欢迎。

这就是为什么nanosheet FET可获得更强的动力。但在3nm左右，这项技术和FinFET还面临一些挑战。台积电副总监Jin Cai在IEDM的一次演讲中解释道：“FinFET面临在一定比例的栅极长度内对鳍片宽度和鳍片外形进行量子控制；纳米片面临的是n/p不平衡、底部板的有效性、内部间隔、栅极长度控制和器件覆盖。”

考虑到这些挑战，nanosheet FET需要时间来提升。当然也需要新材料的支持。

在简单的工艺流程中，nanosheet FET首先在基底上形成超晶格结构。外延工具在基板上沉积硅锗(SiGe)和硅的交替层。至少，一个栈应该由三层硅和三层硅组成。

然后，通过图形化和蚀刻在超晶格结构中形成垂直鳍片。超晶格结构和鳍片的形成需要精密的横向控制。

接下来是更困难的一步——内部间隔的形成。首先，将超晶格结构中SiGe层的外层凹陷。这创造了小空间，充满了介电材料。台积电cai jin表示:“这需要内部隔离片来降低栅极到源极/漏极的电容。”“内部间隔过程控制非常关键。”

IBM和TEL最近介绍了一种用于内部间隔和通道释放过程的新蚀刻技术。这涉及到各向同性SiGe干蚀刻技术，比例为150:1。

这项技术使精密的内部间隔成为可能。“SiGe的压痕需要对牺牲SiGe层进行高度选择性的横向‘盲’蚀刻，”IBM的研发经理Nicolas Loubet在论文中解释。

形成源极/漏极之后，使用蚀刻工艺去除超晶格结构中的SiGe层。剩下的是硅基层或薄片，它们组成了通道。

高钾/金属栅材料沉积在结构中。最后，MOL和铜相互连形成纳米片（nanosheet）。

这是对这个复杂过程的一个简化描述。尽管如此，与任何新技术一样，纳米片可能容易出现缺陷。这就要求工厂有更多的检查和计量步骤。

KLA的过程控制解决方案主管Chet Lenox:“就像我们之前所做的架构转变一样，我们看到了纳米片在检测和计量方面的新挑战。”“在检测方面，有许多新的埋地缺陷模式可以通过内部间隔和纳米片释放产生。在计量学方面，集成电路制造商需要对单个纳米片进行精确测量，而不仅仅是对每个堆叠的平均值进行测量，以帮助降低它们的工艺可变性。”

除此之外，它还需要新的技术。例如，Imec和应用材料最近发表了一篇关于扫描扩散电阻显微术(s-SSRM)的论文。在s-SSRM中，一个微小的手术刀切割结构的一小部分。

更多的选择

在研发方面，Imec正在开发更先进的门级全能形式，如CFET和forksheet FET，其目标是2nm及以上。

到那时，集成电路的扩展可能对大多数人来说都太昂贵了，特别是考虑到功率和性能收益的减少。这就是为什么先进的封装越来越有吸引力。与其把所有的芯片功能都塞在同一个芯片上，还不如把这个设备拆分成更小的芯片，并把它们整合到一个高级的封装中。

ASE负责业务开发的高级副总裁Rich Rice表示:“这当然取决于应用程序。”“我们肯定会看到更多这样的活动，即使是在亚微米深的节点。许多公司都在关注它。”

此外，还有几种不同的封装选择，比如2.5D、3D-IC、chiplets和扇出。

结论

可以肯定地说，并不是所有的节点都需要高级节点。但苹果(Apple)、海斯力(HiSilicon)、英特尔(Intel)、三星(Samsung)和高通(Qualcomm)需要先进的技术，去研制更先进的产品。

消费者想要最新、最好、性能更好的系统是可以理解的。但最大的问题是，未来的技术能否以合适的成本带来真正的好处。

延伸阅读——全新GAA技术，迈向5nm时代的基石

从摩尔定律诞生之后，半导体产品技术的发展、性能的进步和普及速度的快慢，最终几乎都和工艺相关。没有好的工艺，半导体产业几乎无法快速前行。不过，近期随着工艺快速进步，技术难度越来越大，人们发现传统的工艺技术已经无法满足7nm以下的制程了。好在科学家们通过努力研发，在FinFET之后，又带来了全新的GAA工艺，希望延续现有半导体技术路线的寿命，进一步推进产品向前发展。

FinFET逐渐失效

半导体工艺制程在进入32nm以下的节点后，每一步都历尽艰辛。在如此小的尺度上，人们习以为常的传统物理定律都会逐渐失去效果，量子效应逐渐成为制程前进的拦路虎。为此，科学家和工程师们在过去的数年间发明了各种各样的增强技术来对抗继续微缩尺度所带来的不确定性。包括High-K、特种金属、SOI、FinFET、EUV等技术纷至沓来，终于将半导体工艺的典型尺寸推进至7nm时代、甚至5nm时代。但是如果要进一步向更小尺寸的工艺节点前行的话，人们又遇到了更多的麻烦。

现有半导体制造的主流工艺往往采用“鳍片晶体管”也就是FinFET技术进行，它成功地延续了22nm以下数代半导体工艺的发展。从技术发展角度来看，平面晶体管在尺寸缩小至22nm后，漏电流控制将变得很困难。这是因为势垒隧道效应导致了电流泄露。

所谓势垒隧道效应，是指虽然源极和漏极被绝缘的物体隔开无法导通，但是在绝缘层越来越薄之后，源极和漏极之间的距离也越来越近，最终两者过于靠近，稍微施加电压就会使得电子以概率的方式穿透绝缘层到达另外一端，这就带来了漏电流和功耗问题。解决问题的方法就是FinFET，也就是将漏极和源极“立起来”，栅极再垂直构造，形成了经典的FinFET“鳍片”结构。这种经典的结构不但在很大程度上增厚了绝缘层、解决了平面晶体管的隧道效应，还为栅极带来了更多有效的接触面，使得电流阻碍降低，发热也随之下降。

从22nm时代开始，FinFET就成为各家厂商用于缩小晶体管尺寸的法宝。不过再好的法宝也有失效的一天。随着晶体管尺度向5nm甚至3nm迈进，FinFET本身的尺寸已经缩小至极限后，无论是鳍片距离、短沟道效应、还是漏电和材料极限也使得晶体管制造变得岌岌可危，甚至物理结构都无法完成。

一个典型的例子就是，在5nm之后，FinFET几乎已经达到了物理极限，其不断拉高的深度和宽度之比（为了避免短沟道效应，鳍片的宽度应该小于栅极长度的0.7倍），将使得鳍片难以在本身材料内部应力的作用下维持直立形态，尤其是在能量更高的EUV制程导入之后，这样的状况会更为严重，甚至光子在如此小的尺度下将呈现量子效应从而带来大量的曝光噪音，严重影响了产品的质量和性能。另外，栅极距过小将带来不可控的情况。

以英特尔工艺为例，14nm制程下，栅极距是70nm，10nm工艺下栅极距是54nm。栅极距随着工艺演进而不断缩小，IMEC的模拟显示，栅极距在现有FinFET技术下的极限是42nm，制程达到5nm甚至3nm时，栅极距还会缩小，当小于42nm时，人们引以为傲的FinFET将无法继续使用下去。

当FinFET在5nm以下的技术节点包括3nm、1.5nm上出现各种问题，甚至彻底失效的时候，人们应该如何制造晶体管密度更高、单个晶体管典型尺寸更小的芯片呢？

▲英特尔10nm和14nm工艺对比，注意10nm工艺栅极距离降低至54nm。

▲英特尔10nm鳍片对比14nm，注意宽高比。

 在今年五月份的Samsung Foundry Forum论坛上，韩国半导体巨头宣布了他们的工艺路线图。按照三星规划，其将首次采用EUV光刻（极紫外光刻）的7nm LPP（Low Power Plus）工艺技术将于今年下半年投产。关键IP正在研发中，明年上半年完成；7nm之后将会是其5nm LPE（Low Power Early），能实现更大面积的电路缩放和更低的功耗；在这之后，便会迎来4nm LPE/LPP制程工艺，这也是三星最后一次应用高度成熟和行业验证的FinFET立体晶体管技术。

三星路线图

     在3nm的时候，三星计划引入了Gate-All-Around（简称GAA），也就是环绕栅极。相比于现在的FinFET Tri-Gate三栅极设计，这个重新设计了底层结构的晶体管能克服当前技术的物理、性能极限，增强栅极控制，获得性能大大提升。在日前的IEDM上，三星晶圆代工业务负责人表示，三星已经完成了3nm工艺技术的性能验证，并且在进一步完善该工艺，目标是在2020年大规模量产。 

     所谓Gate-all-around (GAA) ，有时候被称作横向纳米线场效应管。这是一个周边环绕着 gate 的 FinFet 。按照专家的观点， GAA 晶体管能够提供比 FinFet 更好的静电特性，可满足某些栅极宽度的需求，这主要体现在同等尺寸结构下,GAA沟道控制能力增强,因此给尺寸进一步微缩提供了可能;传统Finfet的沟道仅三面被栅极包围,而GAA以纳米线沟道设计为例,沟道的整个外轮廓都被栅极完全包裹住,这就意味着栅极对沟道的控制性能就更好。

从平面晶体管到GAA的演进

     三星研究人员将将他们采用全环栅（GAA）晶体管设计的3nm CMOS技术叫做多桥通道（MBC）架构。据介绍，这个由纳米片（nanosheets）的水平层制成的沟道完全被栅极结构包围。 

     三星声称，这种技术具有高度可制造性。因为它利用了该公司现有的约90％的FinFET制造技术，而只需要少量修改过的光掩模。他们用它构建了一个功能齐全的高密度SRAM宏。他们表示，该工艺具有出色的栅极可控性（65 mV / dec亚阈值摆幅（subthreshold swing）），这比公司的FinFET技术高31％，且因为纳米片通道宽度可通过直接图案化来改变，这就给设计提供了灵活性。