对于对领先技术感兴趣的人来说，2014到目前为止是等待那些已经发布但是还没有正式商用、生产出来的器件和处理器的时期。而这些备受期待的器件毫无争议的是Intel 14 nm、TSMC（台积电）等三大晶圆厂的20 nm器件，三星等公司的垂直NAND。

    当然还有其他我们期待的器件，例如最新的SDRAM、STT或者非挥发性阻抗存储器，以及与TSVs有关的产品，但是他们都不算重要，不能像以上产品那样吸引主要用户的注意。

    因此，现在一只脚算是落地了，我们有TSMC 20 nm。现在还处在实验阶段，我们在等分析报告结果。

    看TSMS从28 nm到20 nm工艺做了哪些改变是件很有意思的事情。总体来说，我特别期待凸版印刷的收缩，其并不改变high-k堆栈的材料，即使可能会改变次序。在28 nm,high-k（高介电常数）层在伪多晶硅栅层之前首先被铺设，这对于在去除多晶硅栅层之后移动层积是有用的。这样，high-k（高介电常数）层不用受聚形成和源漏工艺过程的步骤，很大程度上避免它受热处理的影响。

    以下是高通骁龙800中一个NMOS管的演示，其由TSMC 28HPM工艺制造。在金属层底部的微小的锯齿状物（箭头处），在high-k层之上，显示出high-k层在多晶硅层积和随后的源/漏工艺形成之前就形成了。

图1 高通骁龙800中的NMOS晶体管

    金属栅极周长上的暗线是在钛铝的掺杂层和功能层之间的基于钽的势垒，也是在伪多晶层移除后形成的第一层。Intel在其45 nm工艺中利用了这个顺序，但是在32 nm工艺中进行了修改，在多晶层去除后沉积High-k（高介电常数）的堆栈（见下图）

图2 Intel 32 nm NMOS晶体管

    你可以看到Intel也采用了抬高的源极/漏极，利用堆垛层错去应用拉伸应力。TSMC在其第二代HKMG(high-k绝缘层+金属栅极)工艺中也采用了同样的手段。他们也能改变门的填充金属，因为在较小的门中，采用28 nm中的PVD 钛/铝/铜次序比较难。

    再来看看PMOS管。我同样期待28 nm门结构中的high-k（高介电常数）上一个版本，有e硅锗源/漏的最新版本，可能有Sigma腔蚀刻的（111）面。我们已经抬高的源/漏极,锗的成分占50%，所有这里没有太大的改变机会。

图3 高通骁龙800中的PMOS晶体管

    对于后端，据推测低介电常数材料会有一个k值减少，也许在金属沟槽的势垒会有一些稀释，与前端相比，这都是进展缓慢的一些趋势。

    在3月，Applied Materials公司（应用材料公司）发布了钴CVD系统，致力于提高铜填充和电迁移性能。我不期望这个现在就使用，但是在Semicon我听说超过90个这样的系统已经出货，因此至少我们有在20 nm金属化中看到钴的可能性。

    这些都是推测！

    至于“一只脚落地了”，显然我们是在等“另一只脚落地”，希望所有的东西不再是猜测，而是尘埃落定！