台积电6月3日推出其最新40纳米集成电路设计方法，从而为推出下一代芯片铺平了道路。

　　台积电的设计流程9.0集成了EDA、DFM（Design for manufacturability，可制造性设计）及其他设计工具，使得芯片设计实现了40纳米制程工艺。同时，该流程支持第二代EDA功耗标准，强化了统计时序分析和新的层阶架构可制造性设计功能。

　　设计流程9.0设计工具供应商包括Cadence、 Synopsys、Magma、Mentor、Apache、ExtremeDA、CLK DA和Azuro公司。

　　在设计流程9.0中，台积电支持业界标准的UPF（统一功率格式）语言，UPF是Synopsys、Mentor、Magma所支持的格式，并支持从RTL（寄存器传输级）到硅片级的集成低功耗设计。

　　2007年台积电推出了具有挑战性的45纳米集成电路设计方法——设计流程8.0。该流程纳入了Cadence公司的低功耗EDA标准——通用功率格式(CPF) 。而设计流程9.0既支持UPF格式也支持CPF格式。

　　台积电已经开始了45纳米和40纳米的生产。2008年3月，台积电推出了40纳米制程，这一制程是过渡性的，是32纳米工艺节点的“半代制程”(Half Node)。台积电预计该制程将在2009年下半年开始生产。多年来，为帮助用户降低产品开发的时间，台积电已经推出了各种工艺节点的参考流程。同时，该公司也提供有限设计服务，并开发了自己的物理层知识产权。

　　2008年4月，这家世界上最大的晶圆代工厂商还推出了一个新的、可能引起争议的策略，该策略使得在早期IC设计阶段产生更多合作，这就是所谓的开放式创新平台（OIP）。该平台包括一套设计工具和IP ，以帮助客户DFM方面的工作。但同时，这也在业界引起了不小的波澜，因为这个晶圆代工巨头希望得到更多IC市场份额，这似乎侵害了第三方EDA、IP、封装和测试团体的利益。

　　台积电官员坚持认为开放式创新平台不是一种会引起竞争的建议。台积电设计服务市场销售代表Tom Quan说：“开放式创新平台（OIP）是为了帮助客户加快设计和创新速度。通过持有像EDA工具、IP和制程等，OIP使台积电和客户能够更好的合作。像以前一样，台积电只提供有限IC设计服务，即提供IC设计中‘非常后端的东西’。但是我们不为客户做设计。台积电目的非常简单，那就是我们希望能与行业伙伴进行更深层次的合作。”

　　为了提供更多合作机会，台积电推出了设计流程9.0。这一流程以合格的设计工具和流程作为参考，为设计者提供了一条从说明书到完成设计行之有效的路径。

　　设计流程8.0和设计流程9.0有相似之处，设计流程9.0也包括一些降低功耗技术，如为减少动态功耗的时钟门设计流程。新的低功耗时钟树合成法支持多模、多角和片上变量，从而减少了有功功率和漏电功耗。

　　设计流程9.0支持分段的片上变量，以及来自统计分析设计的片上变量。此外，新的晶体管级以路径为基础的统计静态时序分析（SSTA）也被用来提高时钟的准确性和减少对预特征描述单元库的需要。

　　参考设计流程9.0提供DMF升级服务，据称可以加快大型设计DFM的分析速度，解决由DFM所带来的可能参数性能的改变。

　　它也支持下列第三方EDA供应商及其工具：

　　Cadence：全套工具套件、RTL编译器、SoC Encounter（为规模至三千万门的SoC设计提供的从前端到后端完整层次化IC实现解决方案）、QRC提取、ETS、VoltageStorm、Encounter测试及DFM工具。

　　Synopsys：全套工具套件、设计/功耗/IC编译器、DFT、PrimeTime、 PrimeRail、Star-RCXT、Hercules及PrimeYield DFM工具。

　　Magma：全套工具套件、Talus 系统、Quartz SSTA、Quartz DFM、Quartz DRC/LVS。

　　Mentor：全套物理验证和DFM工具套件、Calibre、Calibre xRC 、Calibre nmLVS、Calibre LFD、Calibre CMP分析器、Calibre Yield分析器、 DFT & ATPG工具。

　　Apache：RedHawk、RedHawk-ALP、 Sentinel-SSO。

　　Extreme-DA：GoldTime STA 和SSTA。

　　CLK DA：AmberFX TSSTA。

　　Azuro：Power Centric CTS。