2011年SoC复杂性在持续快速地攀升：尖端设计正采用40纳米技术，少数公司已进行了28纳米设计投片， 20纳米准备工作已经完成10亿门SoC就近在咫尺。这就产生了个疑问——这些日益复杂的设计完成时序收敛需多长时间？它会给项目的日程安排、资源及支出带来怎样影响？

    全球市场竞争极为激烈，想从中分一杯羹，半导体公司必须在不大量增加新资源的前提下、以相对短的时间交付更大型的新设计。要完成新设计并做好交付制造的准备，达成时序收敛是关键的一步。而时序收敛成功的秘诀主要基于三大要素。

    要素一：以坚实的基础为起点。精确特征化标准单元、存储器、I/O和IP（数字和模拟）库是时序收敛成功的关键；其中存储器的精确特征化尤为重要，因为它对整体设计性能有至关重要的影响。没有精确的建模基础，会导致时序收敛不精确或者不可控

    特征化的关键是精度和速度，特别是在如40纳米、28纳米等较小工艺尺寸更是如此。典型标准单元库拥有的单元数可能不下于5,000个，需要对20甚至更多的操作环境进行特征化；此外，精确建模一般要求支持先进的CCS噪声和功耗模型。传统的特征化工具难以满足这些最新需求，而且运行时间过长。目前需要的是能在一天时间内，而不是几天或几周内，满足这些需求并提供完整库精确模型的新一代特征化工具。

    要素二：贯穿整个设计流程的时序分析一致性和精确性的完美结合。这需要集成垂直工具，为设计团队提供一系列可在设计周期适当时候应用的一致性工具。以建工或木工就这一概念做个简单类比：长距离的粗糙长度测量可采用卷尺；更为精细的衡量可采用钢尺或T字尺；超小细节或零件的精密测量则可采用游标卡尺或其它精密测量仪器。每种情况下，所选择的工具决定了任务精确性的正确水平。

    对于SoC实现，设计师需要类似工具箱来提供一系列集成的贯穿整个流程的分析工具，设计中根据需要采用相应工具。拥有这一系列集成的一致性工具，设计师能够按需在速度和精度间制定权衡决策。例如：在设计流程一开始，要获得更快的吞吐量，可能需要某种程度时序精度牺牲；当设计进程走向最终版图时，需要的是更精确的时序。对于投片，签核精度级提取和时序分析是关键需求。验证关键网络或解决细微时序问题时，甚至需要超出签核级精度，采用更为精确的SPICE进行分析。

    要素三（也是最后一个要素）：速度。设计团队在时序分析时对速度的需求是永无止境的。市场竞争压力正迫使设计团队只能保持或缩短日程表，即便设计的复杂度日益增高。必须等待数天来完成时序分析已不再适用目前这种情况。而且更为复杂的是，由于最新40纳米、尤其是28纳米工艺需要对更多的操作角点和模式进行分析，因此需要更多的计算。在某些情况下，设计团队为了节省日程表时间，在进行详尽的分析之前，只着重分析那些被视为关键的操作角点及操作模式组合，这是种高危险性冒险方式；而另一种方式比较粗暴（成本昂贵），使用多个许可和服务器并行运行来尝试缩短分析所有操作角点和模式的时间。
实际需要的是什么？是为快速有效处理多模多角而架构的提取和时序分析工具。除了快速的运行时间以外，这些工具还必须在单一服务器上运行良好（即便是运行多个角点和模式）并拥有有最适度的内存占用率。

    新一代的库特征化、时序签核和提取工具将替代今天的老式工具，推动2011年及未来的SoC时序收敛所需的效率和精度向前发展，同时还需针对40纳米及40纳米以下工艺棘手问题进行架构。这些问题包括：对解决日益提高变异性的需要，对跨多个不同模式和操作角点地精确建模和优化设计的需求。基于精确模型建立的强有力基础，针对40纳米、28纳米及更小尺寸问题而架构一系列垂直集成的快速精确时序分析工具，二者的完美结合将提供一条通往SoC时序收敛的最佳捷径。