APP下载
登录
业界普遍认为，混合波束赋形（例如图 1 所示）将是工作在微波和毫米波频率的 5G 系统的首选架构。这种架构综合运用数字(MIMO) 和模拟波束赋形来克服高路径损耗并提高频谱效率。如图 1 所示，m 个数据流的组合分割到 n 条 RF 路径上以形成自由空间中的波束，故天线元件总数为乘积 m × n。数字流可通过多种方式组合，既可利用高层 MIMO 将所有能量导向单个用户，也可以利用多用户 MIMO 支持多个用户。
图 1. 混合波束赋形框图
本文将考察一个简单的大规模天线阵列示例，借以探讨毫米波无线电的最优技术选择。现在深入查看毫米波系统无线电部分的框图，我们看到一个经典超外差结构完成微波信号到数字信号的变换， 然后连接到多路射频信号处理路径，这里主要是运用微波移相器和衰减器来实现波束赋形。
传统上，毫米波系统是利用分立器件构建，导致其尺寸较大且成本较高。这样的系统里面的器件使用 CMOS、SiGe BiCMOS 和 GaAs 等技术，使每个器件都能得到较优的性能。例如，数据转换器现在采用 CMOS 工艺开发，使采样速率达到 GHz 范围。上下变频和波束赋形功能可以在 SiGe BiCMOS 中有效实现。根据系统指标要求，可能需要基于 GaAs 功率放大器和低噪声放大器，但如果 SiGe BiCMOS 能够满足要求，利用它将能实现较高的集成度。
对于 5G 毫米波系统，业界希望将微波器件安装在天线基板背面，这要求微波芯片的集成度必须大大提高。例如，中心频率为 28 GHz 的天线的半波阵子间距约为 5 mm。频率越高，此间距越小，芯片或封装尺寸因而成为重要考虑因素。理想情况下，单波束的整个框图都应当集成到单个 IC 中；实际情形中，至少应将上下变频器和 RF 前端集成到单个 RFIC 中。集成度和工艺选择在某种程度上是由应用决定的，在下面的示例分析中我们将体会到这一点。
示例分析：天线中心频率为 28 GHz，EIRP 为 60 dBm
此分析考虑一个典型基站天线系统，EIRP 要求为 60 dBm。使用如下假设条件：
天线阵子增益 = 6 dBi（瞄准线）
波形 PAPR = 10 dB（采用 QAM 的 OFDM）
P1dB 时的功率放大器 PAE = 30%
发射 / 接收开关损耗 = 2 dB
发射 / 接收占空比 = 70%/30%
数据流 = 8
各电路模块的功耗基于现有技术。
该模型以 8 个数据流为基础来构建，连接到不同数量的 RF 链。模型中的天线数量以 8 的倍数扩大，最多 512 个元件。
图 2 显示了功率放大器线性度随着天线增益提高而变化的情况。注意：由于开关损耗，放大器的输出功率要比提供给天线的功率高 2 dB。当给天线增加元件时，方向性增益随着 X 轴对数值提高而线性提高，因此，各放大器的功耗要求降低。
为了便于说明，我们在曲线上叠加了技术图，指示哪种技术对不同范围的天线元件数量最佳。注意：不同技术之间存在重叠，这是因为每种技术都有一个适用的值范围。另外，根据工艺和电路设计实践，具体技术可以实现的性能也有一个范围。元件非常少时，各链需要高功率 PA（GaN 和 GaAs），但当元件数量超过 200 时，P1dB 降到 20 dBm 以下，处于硅工艺可以满足的范围。当元件数量超过 500 时，PA 性能处于当前 CMOS 技术就能实现的范围。
图 2. 天线增益与功率放大器输出水平要求的关系
现在考虑元件增加时天线 Tx 系统的功耗，如图 3 所示。同预期一样，功耗与天线增益成反比关系，但有一个限值。超过数百元件时，PA 的功耗不再占主导地位，导致效益递减。
图 3. 天线增益与天线 Tx 部分直流功耗的关系
整个系统的功耗如图 4 所示（包括发射机和接收机）。同预期一样，接收机的功耗随着 RF 链的增加而线性提高。若将不断下降的 Tx 功耗曲线叠加在不断上升的 Rx 功耗曲线上，我们会观察到一个最低功耗区域。
本例中，最低值出现在大约 128 个元件时。回顾图 2 给出的技术图，要利用 128 个元件实现 60 dBm 的 EIRP，最佳 PA 技术是 GaAs。虽然使用 GaAs PA 可以实现最低的天线功耗和 60 dBm EIRP，但这可能无法满足系统设计的全部要求。前面提到，很多情况下要求将 RFIC 放在天线元件的λ/2 间距以内。使用 GaAs 发射 / 接收模块可提供所需的性能，但不满足尺寸约束条件。为了利用 GaAs 发射 / 接收模块，需要采用其他封装和布线方案。
优先选择可能是增加天线元件数量以使用集成到 RFIC 中的 SiGeBiCMOS 功率放大器。图 4 显示，若将元件数量加倍，达到约 256 时，SiGe 放大器便能满足输出功率要求。功耗的增幅很小，而且可以把 SiGe BiCMOS RFIC 放到天线元件 (28 GHz) 的λ/2 间距以内。将这一做法扩展到 CMOS，我们发现 CMOS 也能实现整体 60 dBmEIRP，但从技术图看，元件数量还要加倍。因此，这种方案会导致尺寸和功耗增加，考虑到电流技术限制，CMOS 方法不是可行的选择。
图 4. 整个天线阵列的直流功耗与天线增益的关系
我们的分析表明：同时考虑功耗和集成尺寸的话，当前实现 60dBm EIRP 天线的最佳方案是将 SiGe BiCMOS 技术集成到 RFIC 中。然而，如果考虑将更低功耗的天线用于 CPE，那么 CMOS 当然是可行的方案。
这一分析是基于当前可用技术，但毫米波硅工艺和设计技术正在取得重大进步。我们预计未来的硅工艺会有更好的能效和更高的输出功率能力，将能实现更小的尺寸并进一步优化天线尺寸。
随着 5G 的到来日益临近，设计人员将持续遇到挑战。为毫米波无线电应用确定最佳技术方案时，考虑信号链的所有方面和不同 IC 工艺的各种优势是有益的。随着 5G 生态系统不断发展，ADI 公司依托独有的比特到毫米波能力，致力于为客户提供广泛的技术组合（包括各种电路设计工艺）和系统化方法。
热门文章
