DAC1282是地震用低失真数模转换器-EDA365

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DAC1282是地震用低失真数模转换器

发布时间：

特点

•单片机测试信号发生器

•缓冲电压输出

•高性能：

–THD:–125分贝（G=1/1至1/8）

–信噪比：120 dB（413 Hz BW，G=1/1）

•模拟和数字增益控制

•输出频率：0.488 Hz至250 Hz

•正弦、脉冲和直流模式

•数字数据输入模式

•低导通电阻信号开关

•同步输入

•断电模式

•模拟电源：5 V或±2.5 V

•数字电源：1.8 V至3.3 V

•功率：38兆瓦

•包装：TSSOP-24

•工作范围：-50°C至+125°C

应用

•能源勘探

•地震监测系统

•高精度仪表

3说明

DAC1282是一个完全集成的数模转换器（DAC），提供低失真、数字合成电压输出，适用于地震设备测试。DAC1282在低功耗的小型封装中实现了非常高的性能。这些设备与高性能的ADS1281和ADS1282模数转换器（adc）共同构成了一个满足地震数据采集设备严格要求的测量系统。

DAC1282集成了数字信号发生器、DAC和输出放大器，提供正弦波、直流和脉冲输出电压。

模拟和数字输出都是从5.0赫兹到250赫兹的可编程输出。模拟增益在6dB步长内可调，数字增益在0.5dB步长内可调。模拟增益设置与ADS1282的设置相匹配，以测试高分辨率的所有增益。

DAC1282还提供脉冲输出。脉冲幅度由用户编程，然后由引脚选择精确定时。自定义输出信号可以通过应用外部比特流模式来生成。

信号开关可用于将DAC输出连接到用于THD和脉冲测试的传感器。开关定时由引脚和命令控制。

同步管脚将DAC输出与模数转换器（ADC）采样间隔同步。断电输入会禁用设备，从而将功耗降低到微瓦。

典型特征

TA=+25°C，AVDD=+2.5 V，AVSS=–2.5 V，DVDD=3.3 V，fCLK=4.096 MHz，VREF=5 V，除非另有说明。DAC1282A仅支持增益=1/1、1/4和1/16。

详细说明

概述

DAC1282是一种单片数模转换器（DAC），可自行产生低失真正弦波和脉冲输出信号，以满足地震记录设备的高要求。图32显示了DAC1282的框图。

除了DAC1282A只支持1/1、1/4和1/16的PGA增益外，DAC1282A设备在功能上与DAC1282等效。DAC1282A还放宽了这些增益的THD规格。有关详细信息，请参阅“电气特性”部分。

DAC1282需要两种电源电压：模拟和数字。模拟电源可以是单5V或双极±2.5 V。数字电源范围为1.65 V至3.6 V。输出信号共模电压调节至低于模拟电源电压中点100 mV。内部加电复位（POR）电路在上电时复位DAC。

一个SPI™-兼容串行接口用于访问DAC1282寄存器以进行设备配置和控制。配置寄存器可以通过在DOUT管脚上记录数据来读回。DAC1282电压输出为全差分输出，在VOUTP/VOUTN引脚上输出。CAPP/CAPN引脚连接到外部滤波电容器以降低输出噪声。

参考输入电压设置DAC1282满标度输出。在VREF和AVSS引脚之间施加DAC参考电压。DAC经过优化，可在5伏参考电压下工作。正弦波发生器可通过寄存器编程来设置正弦频率和振幅。频率范围可编程为0.4883赫兹至250赫兹。输出电平由模拟增益（步进6分贝）和数字增益（步进0.5分贝）控制。

数字调制器接收正弦波发生器或24位直流寄存器的输出，以生成1密度的比特流。比特流驱动主DAC。可选地，一个密度数据可以输入直接驱动DAC，绕过数字信号发生器。主DAC产生一个差分输出电流，通过内部电流电压（I/V）放大器转换为差分输出电压。输出范围由模拟增益设置，该增益可缩放DAC电流发生器。输出放大器提供电流限制保护。

直流模式由24位寄存器编程，用于提供直流输出。直流模式也有由模拟增益控制控制的可编程范围。

在脉冲模式下，快速响应的5位脉冲DAC用于提供31个预设直流电平。在可用的输出范围内。脉冲数模转换器经过优化，以提供快速响应和较短的输出上升时间。脉冲数模转换器由同步管脚触发，用于精确控制脉冲时间。

DAC1282包括一个低失真差分输出开关。输出开关可以将DAC1282输出连接到用于THD和脉冲测试的传感器。开关由引脚或命令控制，因此允许精确的开关定时。

同步输入将输出信号与已知的时间基准同步。在正弦模式下，SYNC将正弦波重置为过零。在脉冲模式下，同步选择两个用户编程的直流电平之一。

RESET/PWDN引脚在低电压时关闭设备。当RESET/PWDN高电平释放时，DAC1282复位。

SW/TD输入为双重功能。在数字数据模式下，管脚是密度数据输入。在其他模式下，SW/TD控制开关的打开/关闭。

图33显示了主DAC的主要细节。主DAC通过过滤一个密度的数字数据来提供数模转换。在工作中，电流发生器建立一个量程电流，该电流被镜像到多抽头，电流转向滤波器级。电流发生器由模拟增益控制寄存器控制，该寄存器将抽头电流的权重缩放到七个范围之一（0 dB到–36 dB）。

当数字输入被采样时，电流控制级将抽头电流切换到正或负电流求和节点。一个更高的密度引导一个节点比另一个节点增加平均电流，从而增加差动电流。差动电流通过内部I/V转换器级转换为差分电压。共模电流源在放大器求和节点处平衡电流。

特性描述

信号输出（VOUTP，VOUTN）

如图34所示，DAC在引脚VOUTP和VOUTN上提供差分电压（VDIFF=VOUTP–VOUTN）。输出共模电压（VCOM）调节到低于模拟电源（AVDD–AVSS）中点100 mV。

每个信号输出在共模电压上下摆动。差分使用DAC输出可以获得最佳性能。在断电模式下，输出进入高阻抗3态模式。

注：VDIFF=VOUTP-VOUTN=±2.5 V×增益（VREF=5 V）。VCOM=–0.1 V（±2.5 V电源）或2.4 V（5 V电源）。

DAC输出缓冲器的额定值为驱动2纳伏电容性负载（最大）和100Ω电阻负载（最小值）。然而，THD性能的下降导致电阻负载小于1kΩ，如图26所示。

内部数字调制器产生信号来驱动DAC。调制器将带内噪声整形为高频，并且在DAC输出上存在频率成形噪声。然而，高频DAC输出噪声被ADC的数字滤波器抑制，不影响系统性能。

信号输出上也存在DAC采样更新噪声。采样噪声不影响ADC性能，但当测试ADC接近满标度输入时，噪声会导致ADC调制器超量程检测的错误指示。在或低于ADC满标度输入进行测试时，应忽略ADS1282超量程输出信号指示。

DAC模式

DAC1282有四种工作模式：正弦、直流、脉冲和外部数字数据输入。这些模式由GANMOD寄存器中的MODE[1:0]位进行编程，如表1所示。

正弦模式

在正弦模式下，DAC1282提供正弦波输出。内部信号发生器产生正弦波信号。M[3:0]、N[7:0]和FREQ寄存器位对输出频率进行编程。频率范围可编程为0.4883 Hz至250 Hz，如等式1所示。

其中：

M[3:0]≤N[7:0]

fCLK=4.096兆赫。信号频率用fCLK缩放。

表2列出了所选输出频率的寄存器M和N的值。

当M或N寄存器更新时，正弦波复位到过零点。正弦波也可以重置为零交叉点，通过采取同步引脚高；见同步部分。

正弦波输出的振幅由模拟和数字增益决定。模拟增益增量为6 dB，从0 dB到–36 dB，并由增益[2:0]寄存器位编程。表3列出了模拟增益。

（1）、DAC1282A仅支持1/1、1/4和1/16的模拟增益。

（2）、相对于1.77 VRMS满标度。

（3）、VREF=5 V，数字增益=0 dB。

数字增益分辨率以0.5分贝为增量，从0分贝到全静音，并由正弦[7:0]寄存器位编程。表4列出了数字增益设置。方程式2是正弦模式下的振幅设置。

正弦振幅（dB）=模拟增益（dB）+数字增益（dB）

对于给定的信号电平，最佳信噪比是通过降低模拟增益而最大化数字增益来实现的。

直流模式

DAC1282提供具有24位可用分辨率的直流输出模式。输出电平由模拟增益和24位直流寄存器决定。

增益[2:0]寄存器位设置模拟增益（见表3）。DCG[23:0]寄存器位设置所选模拟范围内的24位电平。表5列出了直流模式下的数字增益设置。

脉冲模式

在脉冲模式下，使用快速响应的5位脉冲DAC来产生输出。脉冲数模转换器被设计成近似于线性单位dB的输出函数，允许在所有范围内产生脉冲测试信号。两个寄存器用于预置DAC输出。同步引脚用于选择两个寄存器中的一个。当SYNC低时，PULSA寄存器值驱动DAC；当SYNC高时，PULSB寄存器值驱动DAC。脉冲寄存器可编程为产生-2.5 V至+2.5 V的差分输出。请注意，脉冲电平与VREF成比例，且与模拟增益设置无关。表6列出了脉冲A和脉冲B寄存器的可编程范围。

注意，当脉冲测试ADC时，ADC数字滤波器的时域响应具有特性超调和振铃。由于ADC滤波器过冲，接近ADC满标度的输入电平可能导致ADC输出代码的削波。

数字数据模式

在数字数据模式下，DAC内部信号发生器被旁路，而DAC通过应用比特流输入来驱动。应用定制的数字数据模式可以生成任意的DAC输出波形。此模式下的数据格式为CLK/16数据速率（256 kHz）的密度调制输入。该输入应用于SW/TD输入引脚。数字数据模式下的DAC1282输出在等式3中定义。

数字数据模式差分输出=VOUTP–VOUTN=VREF/2×增益×（TD–50%）/25%，

其中：VREF标称为5 V，增益是模拟增益（1/1到1/64），TD是比特流密度，从25%到75%。

DAC1282过滤数字数据（比特流）输入，提供与比特流密度成比例的电压输出。增益[2:0]寄存器以6分贝的步长设置模拟增益，从0分贝到–36分贝（1/1到1/64）；有关外部定时要求，请参阅同步部分。表7列出了外部比特流输入的几个值。

参考电压（VREF）

DAC1282需要外部引用才能进行操作。虽然可以使用低至2.5v的参考电压，但是5v的参考电压可以获得最佳的信噪比。参考输入定义为VREF和AVSS之间的电压差（即VREF=VREF–AVSS）。DAC1282输出随VREF缩放；因此，参考噪声或漂移出现在DAC输出上。参考噪声过大会导致信噪比下降。建议采用低漂移、低噪声基准。

使用星形接头将外部参考接地引脚直接连接至AVSS引脚14。星形连接将电源串扰的可能性降至最低。此外，在VREF和AVSS端子附近连接一个0.1-μF电容器，以降低噪声敏感性。图35显示了引用连接。参考输入阻抗为220kΩ。断电时开关关闭，导致输入阻抗非常高。对于单电源应用，将AVSS连接到干净的模拟接地点。

（1）、建议的旁路电容器。

输出滤波器（CAPP、CAPN）

CAPP和CAPN引脚是两个外部电容器的连接，一个电容器连接CAPP和VOUTP，另一个电容器连接CAPN和VOUTN。需要电容器来滤除DAC采样噪声。电容值为1 nF；应使用低电压系数的电容器（C0G陶瓷或薄膜）。

如图36所示，外部电容器与内部反馈电阻形成模拟低通滤波器。在正弦、直流和数字数据模式下对数据进行阶跃变化后，DAC和模拟滤波器的典型设置为100-μs，如图46所示。在脉冲模式下，过滤器内部失效，产生更短的稳定时间。

输出开关（SWINP、SWINN、SWOUTP、SWOUTN）

DAC1282具有集成输出开关。该开关可用于将DAC输出信号路由至传感器进行脉冲、THD和共模测试。该开关具有低导通电阻和匹配的元件，以尽量减少信号失真。开关输入电压范围扩展到模拟电源。

开关由三个寄存器位SW[2:0]控制，也由SW/TD输入引脚控制。当寄存器或SW/TD输入控制改变时，开关集成先断后合操作。SW/TD输入可用于强制开关打开，以精确控制传感器脉冲测试；参见开关控制/DAC数据输入（SW/TD）部分。图37和表8描述了开关操作。

请注意，当DAC处于断电模式时，开关强制打开。

如图29所示，接通电阻随开关信号电平的变化而变化。当开关被用来发送信号，并且一个电阻负载连接到开关输出时，开关接通电阻的变化与负载电阻相互作用，导致THD降低。图27说明了THD与开关负载电阻的关系。THD数据的相关性是用一个满标度信号来获得的。

时钟输入（CLK）

CLK引脚是DAC1282的主时钟输入，通常为4.096 MHz。作为一个高性能的时钟源，高性能是必不可少的。建议使用晶体振荡器或低抖动锁相环时钟源。确保通过保持跟踪较短和源端接（通常为50Ω）来避免在输入端振铃。参见图38和表9所示的CLK规范。

开关控制/外部数字输入（SW/TD）

SW/TD是一种多功能数字输入引脚。SW/TD功能取决于操作模式。

软件功能

在正弦、直流和脉冲模式下，SW/TD控制输出开关。当SW/TD低时，所有开关强制打开，覆盖开关寄存器设置（SW[2:0]）。当SW/TD高时，开关对寄存器设置值是透明的。在断电模式下，开关被强制打开。

TD功能

在数字输入模式下，SW/TD是用于驱动DAC的信号输入。数据输入由一个密度调制，并由主时钟（CLK）进行时钟输入。当1密度为75%（即，平均四分之三位为“1”）时，差分输出电压为正最大值。当1密度为25%（即平均四分之三位为“0”）时，差分输出电压为负最大值。当“一”密度为50%（平均而言，“0”和“1”的数目相等）时，差分输出为零。

SW/TD由DAC1282以CLK/16的速率采样。因此，取样的不确定度可以有±8个CLK周期。同步可以通过同步SW/TD的相位到期望的CLK周期来消除不确定性。同步数字输入会导致输出信号相位一致；请参阅同步部分。

输出范围由模拟增益位设置，增益[2:0]；见表3。式3描述了DAC输出与比特流输入密度的关系。请确保通过保持跟踪较短来避免在输入端振铃。在某些情况下，可能需要源端接电阻器（20Ω至50Ω）。

同步

同步是用于同步DAC1282输出的数字输入。

在数字数据模式下，DAC输入是一个1密度的比特流。在此模式下，同步管脚将SW/TD数字数据的采样与所需的主时钟周期（CLK）同步。当SYNC低或高时，DAC正常工作。当同步从低到高时，DAC输出被重置为零，SW/TD的采样瞬间被重置为随后的第八个上升CLK边缘。然后在随后的16个CLK间隔定期对SW/TD进行采样。在同步之后，DAC输出不被设置，并在400个CLK周期之后实现完全的设置，如图39所示。

在正弦模式下，同步上升沿将DAC输出重置为差分0 V（正弦波过零点）。当SYNC为high或low时，输出不受影响。当同步从低到高时，输出在以下时钟上升沿复位。同步必须在至少2个CLK周期内处于低脉冲状态。同步ADC模式下的ADC和128ADC同步。

要同步DAC，请遵守图40所示的CLK定时要求。也就是说，同步上升沿应在设置时间之前或保持时间规范之后应用。如果不满足同步定时要求，则DAC可能与一个时钟周期定时误差同步。

在脉冲模式下，同步引脚选择两个预先编程的脉冲电平中的一个。脉冲电平可通过脉冲电平寄存器PULSA和PULSB，在大约3分贝的步长内从+2.5 V编程到-2.5 V。当SYNC值低时，PULSA寄存器的值驱动DAC；当SYNC值高时，PULSB寄存器的值就是DAC的代码，如图41所示。当同步管脚更改时，DAC输出立即更新为新代码。

复位/PWDN

RESET/PWDN是一种数字输入，用于关闭和重置DAC1282。要断开DAC的电源，请将引脚调低。在断电模式下，功耗降低到设备泄漏水平（见电气特性表）。信号输出和数字引脚输出进入3状态，输出开关关闭。注意，数字输入必须保持定义为逻辑低或逻辑高；不要浮动输入。禁用CLK输入以最小化泄漏。要退出掉电状态，请将引脚置于高位。退出掉电模式后，DAC1282复位。

DAC1282通过使reset/PWDN引脚处于低位至少两个fCLK周期来复位，然后再回到高电平。DAC1282保持重置2个fCLK周期；在此时间之后，DAC通信可能开始，如图42和表12所示。

AVDD、AVSS和DVD电源

DAC1282有两个电源：模拟和数字。模拟电源（AVDD、AVSS）为5 V，可以是单5 V或双电源（±2.5 V）。模拟电源应清洁，无噪声和纹波。DAC1282将输出共模电压调节为低于模拟电源中点0.1 V。由于模拟电源引脚消耗信号相关电流，且AVSS（引脚14）内部共享参考输入低，AVSS（引脚14）和AVSS电源之间的跟踪电阻应最小化，否则可能导致性能下降。因此，使用星形连接将外部参考接地端子连接到装置AVSS端子附近。这种配置有助于最小化电源与参考输入的耦合。

DVDD是用于为内部数字和设备I/O引脚供电的数字电源。DVDD的允许范围是1.65伏到3.6伏。

电源可以按任何顺序接通或断开，但模拟或数字输入不得分别超过AVDD、AVSS或DVDD。在这种情况下，内部ESD保护二极管可能开始导电。输入电流必须始终受到绝对最大额定值表中规定的限制。

在通电时，当DVDD的后者超过约1.3v，或AVDD–AVSS的差值超过约1.4v时，内部加电复位（POR）发生。在POR期间，如图43所示，设备在216个fCLK周期内保持在复位状态。在此期间，DAC1282输出保持在0 V，差分。在此期间无法进行SPI通信。重置时间过后，默认设置加载：31.25 Hz，28 mVRMS振幅，输出关闭。然后可以启动SPI通信。

功耗

DAC1282消耗的功率取决于模拟增益。表13显示了DAC功耗。

偏移和增益误差

DAC1282具有低偏移误差（±7/增益+50 ppm FS典型值）和低增益误差（0.1%典型值）。DAC1282的偏移和增益漂移也非常低。使用方程式4的框计算方法计算漂移：

漂移计算=（最大–最小）/温度范围（ppm/°C），其中：Max和Min分别是在-40°C到+85°C的指定温度范围内记录的最大和最小偏移和增益误差（单位：ppm）。

增益匹配是相对于所有模拟增益，增益=1/1的增益误差。

信噪比（SNR）

DAC1282具有优异的信噪比（SNR）性能。信噪比数据由图50中的DAC电路和ADS1282捕获的数据获得。

信噪比以-0.5dbfs的信号电平和31.25hz的测试频率进行测量，然后使用互补增益对来自ADS1282的4096个数据点进行快速傅立叶变换（FFT）。噪声功率是在413赫兹（1毫秒采样周期）的带宽上计算的。为了计算信噪比，去除了直流、基波和谐波。信噪比测量代表ADS1282的信噪比和DAC182的信噪比的组合。

直流噪声

使用图50中的DAC电路获得直流噪声数据，数据由ADS1282捕获。在直流模式下测量噪声，输出电压设置为0 V差分。ADC增益设置为每个输出范围的DAC增益的补码。噪声是4096点ADC采集记录（均方根噪声，参考输出）的标准偏差。

总谐波失真度（THD）

DAC1282实现了出色的THD性能。THD数据由图50中的DAC电路获得，并由ADS1282捕获。ADC增益设置为每个输出范围的DAC增益的补码。

THD用–0.5-dBFS输出信号电平和31.25-Hz测试频率测量，然后对4096点ADC采集记录进行FFT。ADC数据点增加到16384，增益为1/16、1/32和1/64，以改善由于更高的噪声地板而产生的谐波再现。THD测量值代表ADS1282 THD和DAC1282 THD的组合。

阶跃响应

DAC的阶跃响应取决于模式。在脉冲模式下，DAC禁用电容器CAPP、CAPN形成的外部模拟滤波器。将模拟滤波器与快速响应脉冲DAC一起禁用会显著加快上升时间和缩短设置时间。注意，信号路径中的附加滤波器组件也可能影响响应时间。

图44显示了同步管脚转换后的脉冲模式阶跃响应。图45显示了同步管脚转换后，脉冲模式细节设置为最终值的0.1%。

图46显示了dc模式的阶跃响应时间。正弦和数字模式的阶跃响应具有相似的稳定时间。注意，信号路径中的附加滤波器组件也可能影响响应时间。

频率响应

DAC内部信号发生器能够输出0.489 Hz到250 Hz的信号频率。通过使用外部数字输入（比特流）直接驱动DAC，也可以获得超出此范围的频率。然而，DAC低通滤波数字输入并产生sinx/x频率响应。DAC滤波器的–3 dB信号带宽为8.2 kHz。图47显示了DAC1282的频率响应。请注意，高阶噪声形状的数字输入可能会由于噪声增加而限制可用频率范围。

设备功能模式

串行接口

DAC的配置是通过一个SPI兼容串行接口，该串行接口由四个信号组成：CS、SCLK、DIN和DOUT；或者该接口可以由三个信号组成，在这种情况下，CS可以是低电平的。捆绑CS低永久性地选择设备和DOUT仍然是一个驱动输出。该接口用于读写寄存器，也用于发送DAC复位命令。

串行通信

DAC1282通信通过对寄存器数据进行时钟输入设备（在DIN上）和读回寄存器数据（在DOUT上）来实现。SCLK输入用于对进出设备的数据进行计时。数据在串行时钟（SCLK）上升沿输入，在SCLK下降沿输出。通信协议是半双工的（也就是说，数据一次从一个方向传输到设备）。

与设备的通信发生在8位边界上。如果意外发生SCLK转换（例如噪声尖峰可能导致），则DAC1282命令解码器可能不同步，串行端口可能无法正确响应。串行端口可通过以下方式之一重置：

1、把CS调高重置接口；

2、保持SCLK不活动（低状态）218个fCLK周期，以自动重置接口（请参阅SPI超时部分）；

3、将RESET/PWDN设为低位，然后返回高位，以重置设备和接口；

4、循环电源以进行开机复位（POR）。

芯片选择（CS）

CS（芯片选择）选择用于通信的DAC1282。要选择设备，请将CS拉低。CS命令的持续时间必须保持在低位。当CS取高时，串行接口复位，输入命令被忽略，DOUT进入高阻抗状态。

串行时钟（SCLK）

串行时钟（SCLK）是一个施密特触发的输入，用于将数据输入和输出到DAC1282。SCLK可以高怠速或低怠速。如果SCLK处于低怠速，则SPI超时功能处于活动状态。如果SCLK处于高怠速，SPI超时功能将被禁用。

尽管有内置的Schmitt触发器，请尽可能保持SCLK的干净，以防止小故障意外地移动数据。串联端接印刷电路板（PCB）线路通常有助于减少振铃和过冲（串联端接电阻约为20Ω至50Ω）。如果SCLK在218个fCLK周期内保持在低位，串行接口将复位。超时功能可用于在发生噪声故障时自动恢复SPI端口。避免在此时间间隔后启动新命令，以防止在下一个命令瞬间意外重置串行端口。

数据输入（DIN）

DIN是用于向DAC发送数据的数据输入引脚。DAC1282将DIN输入数据锁存在SCLK的上升沿。

数据输出（DOUT）

DOUT是用于从DAC中读取寄存器数据的数据输出管脚。数据在SCLK下降沿向外移动。当CS高时，DOUT进入3状态。

SPI超时

DAC有一个SPI超时特性，如果可能出现噪声脉冲，可以使用它来恢复SPI端口。噪声脉冲可能导致错误的SCLK检测，从而导致DAC串行端口无响应。端口通过将CS设为高电平来恢复，但是，在CS处于低位的应用程序中，将SCLK保持在218个CLK周期内会自动重置SPI端口。当SCLK低时，SPI端口每218 CLK周期间隔复位。保持SCLK高将禁用自动SPI重置。

编程

命令

表14中总结的命令控制和配置DAC1282。寄存器读取和寄存器写入命令是两个字节的命令参数加上额外的数据字节，而复位命令是一个单字节命令。DAC1282串行端口芯片选择（CS）可以在命令之间处于高位或低位，但在整个命令操作中必须保持低位。

RREG：从寄存器读取

说明：这两个操作码字节读取寄存器数据。寄存器读取操作是两个字节的操作码输入，然后是一个或多个字节的寄存器数据作为输出。命令的第一个字节是操作码和寄存器地址的组合。命令的第二个字节指定块中要读取的寄存器数（减1）。寄存器数据在命令输入后输出。注意，对于多个寄存器读取操作，当超过最后一个寄存器时，寄存器地址指针不会换行。

第一个操作码字节：0010 rrrr，其中rrrr是要读取的起始地址寄存器地址。

第二个操作码字节：0000 nnnn，其中nnnn是要读取的寄存器数–1。

以下字节：以MSB first格式注册数据输出。操作码的第16个SCLK下降沿时钟输出寄存器数据的MSB。

WREG：写入寄存器

说明：这两个操作码字节写入寄存器数据。寄存器写入操作是两个字节的操作码，后跟一个或多个寄存器数据字节。命令的第一个字节是写入操作码和寄存器地址的组合。命令的第二个字节指定要在单个序列中写入的寄存器数（减1）。以下字节是寄存器数据字节。注意，对于多个寄存器写入操作，当超过最后一个寄存器时，寄存器地址指针不会换行。

第一个操作码字节：0010 rrrr，其中rrrr是要写入的起始地址寄存器地址。

第二个操作码字节：0000 nnnn，其中nnnn是要写入的寄存器数–1。

以下字节：以MSB first格式注册数据输入。

应用与实施

注意

以下应用章节中的信息不是TI组件规范的一部分，TI不保证其准确性或完整性。TI的客户负责确定组件的适用性。客户应验证和测试其设计实现，以确认系统功能。

应用信息

图50显示了基本的DAC1282连接。所示为双极模拟电源（±2.5 V）。在AVDD=5 V和AVSS=GND的情况下，也可以进行单电源操作。数字电源范围为1.65伏至3.6伏。为了获得最佳性能，建议使用低噪声、低漂移基准，如REF5050（+5 V）和参考5045（+4.5伏）。虽然参考电压为4.5伏，但5伏参考电压可获得最佳信噪比（REF5045）可用于信噪比为1-dB的损耗。4.5伏参考电压可由5伏电源供电。AVSS（引脚14）是关键参考接地点，应使用星形连接连接连接至参考接地端子。C1和C2是所需的1-nF输出滤波器电容器。电容器应为低电压系数型（如COG陶瓷或类似产品），并放置在靠近器件引脚的位置。输出电阻R1和R2使DAC解耦，以确保驱动电容性负载时的最佳性能。输出显示为路由到信号开关，提供第二个开关式DAC输出。