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对I2C总线的时钟同步和总线仲裁的深入理解

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每一个IIC总线器件内部的SDA、SCL引脚电路结构都是一样的，引脚的输出驱动与输入缓冲连在一起。其中输出为漏极开路的场效应管、输入缓冲为一只高输入阻抗的同相器[1]。这种电路具有两个特点：

①由于SDA、SCL为漏极开路结构，借助于外部的上拉电阻实现了信号的“线与”逻辑；

②引脚在输出信号的同时还将引脚上的电平进行检测，检测是否与刚才输出一致。为 “时钟同步”和“总线仲裁”提供硬件基础。

I2C总线接口内部结构

IIC设备对总线的操作仅有“把线路接地”——输出逻辑0。基于IIC总线的设计，线路上不可能出现电平冲突现象。如果一设备发送逻辑0，其他发送逻辑1，那么线路看到的只有逻辑0。也就是说，如果出现电平冲突，发送逻辑0的始终是“赢家”。总线的物理接法允许主设备往总线写数据的同事读取数据。这样两主设备争总线的时候“赢家”并不知道竞争的发生，只有“输家”发现了冲突——当写一个逻辑1，却读到了0——而退出竞争。

时钟同步

如果被控器希望主控器降低传送速度可以通过将SCL主动拉低延长其低电平时间的方法来通知主控器，当主控器在准备下一次传送发现SCL的电平被拉低时就进行等待，直至被控器完成操作并释放SCL线的控制控制权。这样以来，主控器实际上受到被控器的时钟同步控制。可见SCL线上的低电平是由时钟低电平最长的器件决定；高电平的时间由高电平时间最短的器件决定。这就是时钟同步，它解决了I2C总线的速度同步。

总线仲裁

假设主控器1要发送的数据DATA1为“101 ……”；主控器2要发送的数据DATA2为“1001 ……”总线被启动后两个主控器在每发送一个数据位时都要对自己的输出电平进行检测，只要检测的电平与自己发出的电平一致，他们就会继续占用总线。在这种情况下总线还是得不到仲裁。当主控器1发送第3位数据“1”时（主控器2发送“0” ），由于“线与”的结果SDA上的电平为“0”，这样当主控器1检测自己的输出电平时，就会测到一个与自身不相符的“0”电平。这时主控器1只好放弃对总线的控制权；因此主控器2就成为总线的唯一主宰者。
不难看出：