Xilinx DDR3控制器接口带宽利用率测试（三）-EDA365

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Xilinx DDR3控制器接口带宽利用率测试（三）

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三.8Bank依次访问测试

描述：在此项测试中，每个Bank只访问一次，接着依次访问其它Bank。DDR3有限制在一定时间内可以输入的Bank打开指令个数，即在一定时间内只允许输入最多4个Bank打开命令。同时，连续两个不同Bank的行打开命令之间也有间隙要求。从整体效果上看，只要满足两个Bank之间行打开命令的间隙，就能满足在一定时间内只打开4个Bank的限制。这些限制本身只要调度合理的话，并不会到来带宽损耗。但由于Xilinx的DDR3控制器实现方面的原因，这种限制几乎被放大了一倍，DDR3控制器每次最多只能打开4个Bank ,然后必然先关闭已打开Bank，然后再打开新的Bank。由此带来的带宽开销也是惊人的。这种模式下，在一组写操作占用的时间内，有效时间长度为32ns，无效时间长度是48ns，带宽利用率为32/80=40%。

图4 8Bank依次访问时序图

四.4Bank依次访问测试：

描述：在此项测试中，依次访问其他Bank，共使用4个Bank。4个Bank访问完以后，再依次访问一遍这四个Bank，且同一个Bank的被访问地址在同一行同一列。用于观察Xilinx对Bank管理。测试情形基本和测试项三类似。结果显示，下发了四个Bank打开指令后，即使下一次访问的是已经打开Bank的已打开行，也要先把当前已打开的四个Bank关闭，重新打开新的Bank。这种Bank管理办法显然简单，但是会极大的浪费DDR3的带宽。这个测试项中，一组写操作所占用的时间内，有效时间长度为32ns，无效时间长度为48ns，带宽利用率为32/80=40%。

图5 4Bank依次访问时序图

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