3系列FPGA中使用LUT构建分布式RAM（3）-EDA365

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3系列FPGA中使用LUT构建分布式RAM（3）

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前面简要介绍了Spartan-3系列FPGA中分布式RAM的基本特性。为什么不从更高级的Virtex系列入手呢？我仔细看了一下各个系列的介绍、对比，Spartan系列基本就是Virtex系列的精简版，其基本原理是一样的，所以从简单的入手来融会贯通未尝不是一个好办法。至于各个器件具体的有什么配置，在Xilinx网站上查找它们各自的Datasheet或者User guide即可（这也是资源最近我着重提到的学习资源）。表1给出了Spartan与Virtex系列中分布式RAM的基本对比情况。

表1 Spartan与Virtex系列中分布式RAM的基本对比情况

Xilinx库中Spartan3系列FPGA中SRAM和DRAM的原语一共有4个，如表2所示。（不清楚怎么调用原语的同学可以参考和）。这些原语的详细说明都位于Spartan-3 Libraries Guide for HDL Designs,即UG607.pdf之中。

表2 库中分布式RAM的原语

表2中原语在调用时，其输入和输出都是1位宽的。为了实现更大的内存函数，可以把它们进行并联使用，如表3所示。在调用CoreGenerator时，每个端口的定义都会有详细的说明，在此不再详细描述，请参考原语调用时CoreGenerator的help或者上面的UG607.pdf。

表3 分布式RAM原语的并联使用

分布式的RAM在器件初始化之后，其内容为全零。如果要求配置为初始化后非零的情况，需要使用INIT属性。每一个INIT都是以16进制编码的矢量，从MSB到LSB排序。表4给出了每个原语的INIT长度。

表4 每个原语的INIT长

每一个Spartan-3 FPGA的CLB都包含4个slice，它们的位置排列datasheet、user guide或者PlanAhead中都可以看到。相比较而言，PlanAhead中的更为直观，可以参考中的图5。分布式RAM仅仅位于SLICEM类型的SLICE中，其中的“M”即表示这种slice支持与存储器相关的函数；而SLICEL中的L表明这种类型的slice仅支持逻辑。

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