FPGA四大设计要点概述-EDA365

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FPGA四大设计要点概述

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FPGA的用处比我们平时想象的用处更广泛，原因在于其中集成的模块种类更多，而不仅仅是原来的简单逻辑单元(LE)。早期的FPGA相对比较简单，所有的功能单元仅仅由管脚、内部buffer、LE、RAM构建而成，LE由LUT(查找表)和D触发器构成，RAM也往往容量非常小。现在的FPGA不仅包含以前的LE，RAM也更大更快更灵活，管教IOB也更加的复杂，支持的IO类型也更多，而且内部还集成了一些特殊功能单元，包括：

DSP：实际上就是乘加器，FPGA内部可以集成多个乘加器，而一般的DSP芯片往往每个core只有一个。换言之，FPGA可以更容易实现多个DSP core功能。在某些需要大量乘加计算的场合，往往多个乘加器并行工作的速度可以远远超过一个高速乘加器。

SERDES：高速串行接口。将来PCI-E、XAUI、HT、S-ATA等高速串行接口会越来越多。有了SERDES模块，FPGA可以很容易将这些高速串行接口集成进来，无需再购买专门的接口芯片。

CPU core：分为2种，软core和硬core。软core是用逻辑代码写的CPU模块，可以在任何资源足够的FPGA中实现，使用非常灵活。而且在大容量的FPGA中还可以集成多个软core，实现多核并行处理。硬core是在特定的FPGA内部做好的CPU core，优点是速度快、性能好，缺点是不够灵活。

不过，FPGA还是有缺点。对于某些高主频的应用，FPGA就无能为力了。现在虽然理论上FPGA可以支持的500MHz，但在实际设计中，往往200MHz以上工作频率就很难实现了。

FPGA设计要点之一：时钟树

对于FPGA来说，要尽可能避免异步设计，尽可能采用同步设计。同步设计的第一个关键，也是关键中的关键，就是时钟树。一个糟糕的时钟树，对FPGA设计来说，是一场无法弥补的灾难，是一个没有打好地基的大楼，崩溃是必然的。

具体一些的设计细则：

1)尽可能采用单一时钟;

2)如果有多个时钟域，一定要仔细划分，千万小心;

3)跨时钟域的信号一定要做同步处理。对于控制信号，可以采用双采样;对于数据信号，可以采用异步fifo。需要注意的是，异步fifo不是万能的，一个异步fifo也只能解决一定范围内的频差问题。

4)尽可能将FPGA内部的PLL、DLL利用起来，这会给你的设计带来大量的好处。

5)对于特殊的IO接口，需要仔细计算Tsu、Tco、Th，并利用PLL、DLL、DDIO、管脚可设置的delay等多种工具来实现。简单对管脚进行Tsu、Tco、Th的约束往往是不行的。

可能说的不是很确切。这里的时钟树实际上泛指时钟方案，主要是时钟域和PLL等的规划，一般情况下不牵扯到走线时延的详细计算(一般都走全局时钟网络和局部时钟网络，时延固定)，和ASIC中的时钟树不一样。对于ASIC，就必须对时钟网络的设计、布线、时延计算进行仔细的分析计算才行。

FPGA设计要点之二：FSM

FSM：有限状态机。这个可以说时逻辑设计的基础。几乎稍微大一点的逻辑设计，几乎都能看得到FSM。FSM分为moore型和merly型，moore型的状态迁移和变量无关，merly型则有关。实际使用中大部分都采用merly型。

FSM通常有2种写法：单进程、双进程。

初学者往往喜欢单进程写法，格式如下：
always @( posedge clk or posedge rst )
begin
if ( rst == 1‘b1 )
FSM_status <= 。。.。。.;
else
case ( FSM_status )
。。.。。.;
endcase
end

简单的说，单进程FSM就是把所有的同步、异步处理都放入一个always中。

FPGA设计要点之三：latch

首先回答一下：

1)stateCAD没有用过，不过我感觉用这个东东在构建大的系统的时候似乎不是很方便。也许用system C或者system Verilog更好一些。

2)同步、异步的叫法是我所在公司的习惯叫法，不太对，不过已经习惯了，呵呵。

这次讲一下latch。latch的危害已经说过了，这里不再多说，关键讲一下如何避免。

1)在组合逻辑进程中，if语句一定要有else!并且所有的信号都要在if的所有分支中被赋值。

always @( * ) begin
if ( sig_a == 1‘b1 ) sig_b = sig_c;
end

这个是绝对会产生latch的。

正确的应该是
always @( * ) begin
if ( sig_a == 1’b1 ) sig_b = sig_c;
else sig_b = sig_d;
end

另外需要注意，下面也会产生latch。也就是说在组合逻辑进程中不能出现自己赋值给自己或者间接出现自己赋值给自己的情况。
always @( * ) begin
if ( rst == 1‘b1 ) counter = 32’h00000000;
else counter = counter + 1;
end

但如果是时序逻辑进程，则不存在该问题。

2)case语句的default一定不能少!

原因和if语句相同，这里不再多说了。

需要提醒的是，在时序逻辑进程中，default语句也一定要加上，这是一个很好的习惯。

3)组合逻辑进程敏感变量不能少也不能多。

这个问题倒不是太大，verilog2001语法中可以直接用 * 搞定了。顺便提一句，latch有弊就一定有利。在FPGA的LE中，总存在一个latch和一个D触发器，在支持DDR的IOE(IOB)中也存在着一个latch来实现DDIO。不过在我们平时的设计中，对latch还是要尽可能的敬而远之。