浅谈VHDL/Verilog的可综合性以及对初学者的一些建议
最近在写代码的时候总是在思考.我写的这个能被综合吗?总是不放心.或是写完了综合的时候出问题.被搞的非常烦恼.虽然看了一些书.比如对组合逻辑用阻塞赋值.时序用非阻塞赋值.延时不能被综合等等.但是没有一本

Xilinx FPGA用户约束文件
FPGA设计中的约束文件有3类:用户设计文件(.UCF文件).网表约束文件(.NCF文件)以及物理约束文件(.PCF文件).可以完成时序约束.管脚约束以及区域约束.3类约束文件的关系为:用户在设计输入阶段编写UCF文件.

学好FPGA应该要具备的知识
阅读本文的人群:熟悉数字电路基本知识(如加法器.计数器.RAM等).熟悉基本的同步电路设计方法.熟悉HDL语言.对FPGA的结构有所了解.对FPGA设计流程比较了解.1.FPGA的好处设计工程师不在需要画繁琐的原理图PCB

cordic算法verilog实现（复杂版）
module cordic (clk,rst_n,ena,phase_in,sin_out,cos_out,eps); parameter DATA_WIDTH=8; parameter PIPELINE=8; input clk; input rst_n; input ena; input [DATA_WIDTH-1:0] phase_in; outp

6系列FPGA中使用块RAM的心得(4)
调试过程中的一点小问题生成IP核的调用之后.然后对其进行例化.格式是rrra YourInstanceName (.clka(clka),.addra(addra), // Bus [9 : 0].douta(douta)); // Bus [43 : 0] 然后调用sinplify.对其进行

XPS中的时钟模块和复位模块
Clock Generator模块:端口说明:CLKIN为外部输入时钟.如果是外部差分时钟信号.在MHS文件的PORT行指定*_p.*_n管脚均为同样的Net.如dcm_clk_s.差分极性分别指定正负即可.CLKFBIN为DCM的CLKFB输入端口.如果选择

FPGA学习的四大误区
1.不熟悉FPGA的内部结构.不了解可编程逻辑器件的基本原理.FPGA为什么是可以编程的?恐怕很多菜鸟不知道.他们也不想知道.因为他们觉得这是无关紧要的.他们潜意识的认为可编程嘛.肯定就是像写软件一样啦.软件