一、概念定义

锁相环(phase locked loop)是一种利用相位同步产生的电压，去调谐压控振荡器以产生目标频率的负反馈控制系统。学过自动控制原理的人都知道，这是一种典型的反馈控制电路，利用外部输入的参考信号控制环路内部振荡信号的频率和相位，实现输出信号频率对输入信号频率的自动跟踪，一般用于闭环跟踪电路。是无线电发射中使频率较为稳定的一种方法，主要有VCO（压控振荡器）和PLL IC（锁相环集成电路），压控振荡器给出一个信号，一部分作为输出，另一部分通过分频与PLL IC所产生的本振信号作相位比较，为了保持频率不变，就要求相位差不发生改变，如果有相位差的变化，则PLL IC的电压输出端的电压发生变化，去控制VCO，直到相位差恢复，达到锁相的目的。能使受控振荡器的频率和相位均与输入信号保持确定关系的闭环电子电路。

二、分类和基本工作原理

压控振荡器给出一个信号，一部分作为输出，另一部分通过分频与PLL IC所产生的本振信号作相位比较，为了保持频率不变，就要求相位差不发生改变，如果有相位差的变化，则PLL IC的电压输出端的电压发生变化，去控制VCO，直到相位差恢复！达到锁频的目的！能使受控振荡器的频率和相位均与输入信号保持确定关系的闭环电子电路。

模拟锁相环工作原理

模拟锁相环主要由相位参考提取电路、压控振荡器、相位比较器、控制电路等组成。压控振荡器输出的是与需要频率很接近的等幅信号，把它和由相位参考提取电路从信号中提取的参考信号同时送入相位比较器，用比较形成的误差通过控制电路使压控振荡器的频率向减小误差绝对值的方向连续变化，实现锁相，从而达到同步。

数字锁相环工作原理

数字锁相环主要由相位参考提取电路、晶体振荡器、分频器、相位比较器、脉冲补抹门等组成。分频器输出的信号频率与所需频率十分接近，把它和从信号中提取的相位参考信号同时送入相位比较器，比较结果示出本地频率高了时就通过补抹门抹掉一个输入分频器的脉冲，相当于本地振荡频率降低；相反，若示出本地频率低了时就在分频器输入端的两个输入脉冲间插入一个脉冲，相当于本地振荡频率上升，从而达到同步。

三、PLL锁相环电路基本组成

PLL锁相环电路的基本组成框图大家都很熟悉，由鉴相器PD、环路滤波器LF、压控振荡器VCO三大基本部分组成（其实分频器这一部分也很重要），对于这个技术框图，不同的人看有不同的感受。今天这一次我们统一从基础起点说起，化整为零，循序渐进，假以时日，你会发现PLL锁相环其实也没我们想得那么难。

　如何理解PD鉴相器？

鉴相器这个词太抽象，咱们给它换个描述，何谓鉴相器？答曰：鉴相器有两个输入交流信号，在同一时间轴里，能够采集到这两个输入信号邻近上升沿、邻近下降沿到来的时差（就是大家常说的相位差），同时能够生成并输出与这时差成正比例关系的不同占空比的交流信号的电路（好像还是有点绕，希望大家没被绕晕），这就是电路的神奇之处，不仅能放大、抑制、变换调制解调信号、相位矫正信号等能力，还能抓取两个输入信号上升沿到来的时差，即相位差，只有我们想不到，没有电路做不到。这次我们不讨论鉴相器内部电路工作原理，可以大概了解下这里面离不开触发器的功劳，下次找机会单独对这块进行分析讨论，这里只要理解鉴相器在锁相环里的具体作用和信号输入输出关系即可达到应用级能力，啥也不说，看图分析，下图2里的三个阶段（I,II,III）分别对应相位滞后、相位锁定、相位超前3个状态下鉴相器输入、输出信号时序图，其中第I和第III阶段就是所谓的“失锁”状态，这时候的电路处于跟踪捕捉状态，第II阶段就是所谓的“锁定”状态，即跟踪捕捉完毕已锁相。

鉴相器对应输入输出信号时序图

　　如何理解LF环路滤波器？

这里的环路滤波器也叫低通滤波器LF，但个人更愿意叫积分器，合理调整RC充放电时间常数t0(t0肯定远大于鉴相器输出信号周期t1)，将鉴相器输出的交流信号积分成直流信号，生成控制电压信号，去控制VCO振荡频率，这里要注意，这里的LF积分器可不是简单的积分器，不能一味的增大积分器的RC充放电时间常数，还得肩带滤波功能，需配合考虑截止频率和锁相的动态响应性能，同时某些PLL锁相环内的电路里还兼具直流静态信号偏移功能，既确保在鉴相器输入信号的相位差在合理区间内无论怎么变化（一般是0~180°），LF输出都为正电压信号，有效控制VCO。如下图3所示对应输入信号的相位差和LF输出信号关系图，某PLL锁相环里的环路滤波器LF的输出信号波形如上图所示。

输入信号的相位差和LF输出信号关系图

四、如何设计并调试锁相环PLL电路

设计并调试锁相环(PLL)电路可能会很复杂，除非工程师深入了解PLL理论以及逻辑开发过程。本文介绍PLL设计的简易方法，并提供有效、符合逻辑的方法调试PLL问题。

仿真

如果不在特定条件下进行仿真，则估计一个PLL电路的规格将会是十分困难的。因此，进行PLL设计的第一步应当是仿真。我们建议工程师使用ADIsimPLL软件运行基于系统要求的仿真，包括参考频率、步进频率、相位噪声（抖动）和频率杂散限制。

许多工程师面对如何选择参考频率会感到无所适从，但其实参考频率和输出频率步进之间的关系是很简单的。采用整数N分频PLL，则输出频率步进等于鉴频鉴相器(PFD)输入端的频率，该频率等于参考分频器R分频后的参考频率。采用小数N分频PLL，则输出频率步进等于PFD输入频率除以MOD值，因此，您可以使用较高的参考频率，获得较小的频率步进。决定使用整数N分频或是小数N分频时，可牺牲相位噪声性能换取频率步进，即：较低的PFD频率具有更好的输出频率分辨率，但相位噪声性能下降。

例如，表1显示若要求具有固定频率输出以及极大的频率步进，则应首选整数N分频PLL（如ADF4106），因为它具有更佳的总带内相位噪声。相反，若要求具有较小的频率步进，则应首选小数N分频PLL（如ADF4153）,因为它的总噪声性能优于整数N分频PLL。相位噪声是一个基本的PLL规格，但数据手册无法针对所有可能的应用指定性能参数。因此，先仿真，然后进行实际硬件的测试就变得极为关键。

表1.相位噪声确定PLL的选择

甚至在真实条件下通过ADIsimPLL仿真PLL电路时，结果也可能是不够的，除非真实参考以及压控振荡器(VCO)的模型文件已包含在内。如果未包含在内，则仿真器将使用理想参考和VCO进行仿真。若要求高仿真精度，则花在编辑VCO和基准电压源库文件上的时间将会是值得的。

PLL使用与放大器类似的负反馈控制系统，因此环路带宽和相位裕量的概念此处依然适用。通常，环路带宽应设为PFD频率的十分之一以下，且相位裕量的安全范围为45°至60°。此外，应当进行针对真实电路板的仿真和原型制作，以便确认电路符合PCB布局对寄生元件、电阻容差和环路滤波器电容的规格要求。

有些情况下，暂时没有合适的电阻和电容值，因此工程师必须确定是否能使用其他值。在ADIsimPLL的“工具”菜单中隐藏了一项小功能，为“BUILT”。该功能可将电阻和电容值转换为最接近的标准工程值，允许设计人员返回仿真界面，验证相位裕量和环路带宽的新数值。

寄存器

ADI PLL提供很多用户可配置选项，具有灵活的设计环境，但也会产生如何确定存储在每个寄存器中数值的难题。一种方便的解决方案是使用评估软件设置寄存器值，甚至PCB未连接仿真器时也能这么做。然后，设置文件可保存为.stp文件，或下载至评估板中。图1显示ADIsimPLL仿真结果，提供诸如VCO内核电流等参数的建议寄存器值。

原理图和PCB布局

设计完整PLL电路时，需牢记几点。首先，重要的是匹配PLL的参考输入端口阻抗，将反射降至最低。另外，保持电容与输入端口并联组合值尽量小，因为它会降低输入信号的压摆率，增加PLL环路噪声。更多详细信息请参考PLL数据手册上的输入要求。

其次，将模拟电源与数字电源相分离，最大程度减少它们之间的干扰。VCO电源特别敏感，因此此处的杂散和噪声可轻易耦合至PLL输出。再则，用于组成环路滤波器的电阻和电容应当放置在尽可能离PLL芯片近的地方，并使用仿真文件中的建议值。若您在改变环路滤波器元器件值之后发现难以锁定信号，请尝试使用最初用于评估板的数值。

对于PCB布局而言，其主要原则是将输入与输出分离，确保数字电路不会干扰模拟电路。例如，若SPI总线太过靠近参考输入或VCO输出，则访问PLL寄存器时，VCO输出会在PLL输出端产生杂散现象。

从热设计角度来看，可在PLL芯片底下放置一个导热接地焊盘，确保热量流经焊盘，到达PCB和散热片。在极端环境下使用时，设计人员应计算PLL芯片和PCB的所有热参数。

有效利用MUXOUT

在调试阶段开始时，若PLL不锁定，则很难确定应当从何处开始。第一步，可以使用MUXOUT查看是否所有内部功能单元都正常工作，如图2所示。例如，MUXOUT能显示R计数器输出，指示参考输入信号良好，且寄存器内容成功写入。MUXOUT还能检查检测器的锁定状态，以及反馈环路中的N分频输出。通过这种方法，设计人员可确定每个分频器、增益或频率值是否正确。这是调试PLL的基本过程。

　　图2.MUXOUT引脚辅助PLL进行调试

　时域分析

调试PLL时，使用时域分析，演示写入串行外设接口(SPI)总线上的寄存器数据是正确的。虽然读写操作需要的时间比较长，但请确保SPI时序符合规格，且不同线路之间的串扰减小到最低程度。

应当参考PLL数据手册中的时序图，以便确定数据建立时间、时钟速度、脉冲宽度和其他规格。确保留有足够的裕量，以便在所有条件下都满足时序要求。使用示波器检查时域内的时钟和数据边沿位于正确位置。若时钟和数据线路太过接近，则串扰会使时钟能量通过PCB布线耦合至数据线路。这种耦合会导致数据线路在时钟的上升沿产生毛刺。因此，读写寄存器时需检查这两条线路，尤其当寄存器出现错误时。确保线路电压满足表2的规格。

频谱分析

频域中的问题更常见、更复杂。如果使用频谱分析仪，则应当首先检查PLL输出是否锁定；如果波形具有稳定的频率峰值则表示锁定。如果未锁定，则应当遵循前文所述的步骤。

如果PLL已锁定，则收窄频谱分析仪带宽，以便确定相位噪声是否位于可接受范围内，并将测试结果与仿真结果对照确认。测量某些带宽条件下的相位噪声，如1kHz、10kHz和1MHz。

若结果与预期不符，则应首先回顾环路滤波器设计，检查PCB板上元器件的真实值。然后，检查参考输入的相位噪声是否与仿真结果一致。PLL仿真相位噪声应与真实值接近，除非外部条件有所不同，或向寄存器写入了错误值。

电源噪声不可忽略，哪怕使用了低噪声LDO；因为DC-DC转换器和LDO都可能成为噪声源。LDO数据手册显示的噪声频谱密度通常会影响噪声敏感型器件，比如PLL（见图3）。为PLL选择低噪声电源，特别是需要为VCO的内核电流提供电源。

　　图3.LDO噪声频谱密度

通常PLL的输出端会有四种类型的杂散：PFD或参考杂散、小数杂散、整数边界杂散以及外部来源杂散，如电源。所有PLL都至少有一种类型的杂散，虽然永远无法消除这些杂散，但某些情况下，在不同类型的杂散或频率之间进行取舍，可以改进整体性能。

若要避免参考杂散，请检查参考信号的上升沿。边沿过快或边沿幅度过大都会对频域造成严重的谐波现象。另外，仔细检查PCB布局，避免输入和输出之间产生串扰。

如需最大程度地减少小数杂散，可增加扰动，迫使小数杂散进入本底噪声中，但这样做会略为增加本底噪声。

整数边界杂散不常见，且仅当输出频率过于接近参考频率的整数倍时才会发生，此时环路滤波器无法将其滤除。解决该问题的简便方法是重新调节参考频率方案。例如，若边界杂散发生在1100MHz处，且输出为1100.1MHz，参考输入为20 MHz，则使用100kHz环路滤波器将参考频率改为30MHz即可消除该杂散。

结论

调试PLL要求对PLL具有深入的理解，并且如果在设计阶段格外仔细，就能避免很多问题。若问题发生在调试阶段，请遵循本文所述之建议，对问题逐一进行分析并逐步解决问题。