正弦脉宽调制（SPWM）技术在以电压源逆变电路为核心的电力电子装置中有着广泛的应用，如何产生SPWM脉冲序列及其实现手段是PWM技术的关键。利用模拟比较法，对三角载波与正弦调制波进行比较，即可产生SPWM脉冲；利用数字算法和定时逻辑，也可产生SPWM脉冲［5］。目前已有多种微处理器芯片（如80C196MC、TMS320F240等）本身集成有数字化PWM发生电路［3］。模拟方法简单直观，但与数字控制器接口不便，难以满足复杂要求；数字方法结构灵活，尤其是微处理器内置了PWM发生器的，使用更加方便。通常状况下，微处理器通过定时中断服务程序产生SPWM脉冲，在每个载波周期必须进行中断处理，对处理速度要求较高，从而也限制了载波频率进一步的提高，同时微处理器的处理任务也更加繁重。文献［1］指出，微处理器中不确定的中断响应会导致PWM脉冲的相位抖动。

FPGA以其可靠性高、功耗低、保密性强等特点，在电子产品设计中得到广泛的应用。文献［1］～［5］也论述了FPGA或CPLD在PWM脉冲产生时刻的计算仍由微处理器来完成，实际上微处理器的任务仍然繁重。作者针对静止补偿器（STATCOM）对SPWM脉冲发生器的特定要求，采用Altera公司的FLEX10K10芯片开发了一种专用SPWM波形发生器，微处理器只需在必要时改变逆变器PWM调制深度 即可，其余工作全由FPGA完成，从而大大减轻了CPU的负担。

SPWM发生原理

针对静止补偿器的电路结构,要求SPWM发生器可以发出三相六路PWM脉冲信号，脉冲宽度应根据微处理器输出的调制深度来调节。SPWM脉冲产生方法采用三角载波与正弦调制波比较的传统方法，但是三角载波、正弦调制波和比较逻辑等均采用基于FPGA的数字化方法来实现。该SPWM发生器的内部逻辑结构。总线接口逻辑单元首先接收来自微处理器的调制深度信号并锁存，正弦调制波产生电路在同步信号作用下从正弦函数表读取标准正弦信号幅值，与调制深度 相乘，得出正弦调制信号幅值。三角载波发生电路在同步信号作用下，通过可逆计数器，发出三角载波幅值。正弦调制波幅值与三角载波幅值进行比较，就可以产生出SPWM脉冲信号。

逻辑设计

SPWM脉冲发生器由微处理器总线接口电路、三角载波产生电路、正弦调制波产生电路、正弦函数表和比较控制电路等逻辑功能模块组成。

总线接口单元

总线接口电路如图2所示的微处理器接口电路部分。其中D0～D7为数据总线，芯片选择信号为CS，写信号为WR，总线地址选择信号为A0～A2。微处理器接口电路主要用于FPGA芯片接收来自微处理器的调制深度信号 。

三角载波发生器

利用可逆计数器对系统时钟进行计数。计数器先执行加法，从0计数到255，再执行减法计数从255到0，从而实现三角载波。三角载波的峰峰值为255。

正弦调制波发生器

FPGA芯片只能综合一些简单的加、减、乘、除等算术逻辑，要其实现正弦函数的计算非常不经济，正弦调制波的产生通过查正弦函数表来完成。在FPGA芯片内部开辟一块ROM区域，将离散时间正弦波幅值存入其中。在需要时，按照相位与地址一一对应的关系从表中依次读出即可。

由于FPGA芯片的硬件资源有限，如何有效的利用资源成为非常关键的一点。考虑到正弦的周期性与对称性，因此在ROM表中只需存正弦函数\frac{ }{2}周期的波形数据即可。在本设计中，一个正弦波周期内共采样2048个点，相位分辩率为0.176 ，而实际在ROM表中只需存512个采样点，这样大大减少了芯片硬件资源的消耗。

正弦调制波幅值的调节

PWM脉冲发生器必须根据正弦调制波幅值的大小来调整PWM脉冲的宽度。在本设计中，由于三角载波峰值固定，正弦调制波幅值仅由调制深度决定。FPGA芯片通过总线接口从微处理器接收到调制深度 信号，再利用乘法器对从正弦函数表中取出的正弦幅值进行调制深度加权调整。设调制深度为，当前时刻正弦幅值为Sin_Data， 利用下式得出正弦调制波幅值Data为：

Data＝（ ＊Sin_Data）/255 取值范围［0～1］

本设计采用双极性调制方式，而三角载波的取值范围为0～255，其中位线值为127，故实际产生的正弦调制波幅值按照下列公式进行调整，其中Adjust为调整后的正弦调制波数据。

Adjust =127＋Data { 2 k < Data<(2k+1) } k=0.1.2......N
Adjust =127－Data {(2k+1)

三相正弦信号的产生

针对静止补偿器主电路，需要产生出三个相位彼此互差120 的SPWM脉冲信号。而通过一个正弦函数表来发出三相正弦信号，不仅需要考虑三个正弦信号的起始相位，而且需要三个可逆计数器分别来控制查找正弦函数表。例如，在本设计中产生三个初相位为零，相位互差120 的三相正弦信号。如图3所示，A相首先从正弦函数表的地址0 开始累加读起，当读到地址90 处，再从地址90 处累减读到地址0 处，这样在A相可逆计数器的控制下，就可以得到周期为的单向半波正弦信号；C相首先从正弦函数表的地址60 开始递减读起，当读到地址0 处，再从地址0 处递增读到地址90 处，然后从地址90 处递减读到地址0 处，这样在C相可逆计数器的控制下，就可以得到周期为、初相位滞后A相60 的单向半波正弦信号；同理，B相从正弦函数表的地址60 开始累加读起，在B相可逆计数器的控制下，就可以得到周期为 、初相位滞后C相60 的单向半波正弦信号。这样，通过一个\frac{ }{2}周期的正弦函数表，就可以发出三个相位互差60 、周期为 的单向半波正弦信号。然后，查出的数据经过正弦调制波幅值调节,使输出的三个单向半波正弦幅值满足设计的幅值调节要求后，再与三角载波进行比较，就可以得出三个相位互差120 的SPWM脉冲信号。

由于三相正弦信号的产生在整个系统设计中非常关键，下面给出VHDL设计的主要程序。

process(clk)
variable m :integer range 511 downto 0
begin
if clk'event and clk='1'then ；产生A相地址
if SAdir='1' then ；SAdir为A相可逆计数器的标志位,当为"1"计数器递增
m:=1+m
else m:=m-1; 当SAdir＝"0"，计数器递减
end if
A_Address<=m; A_Address为A相对应查找内部ROM表的地址值
end if
end process
process(clk)
variable m, n :integer range 511 downto 0
begin
if clk'event and clk='1'then； 产生C相地址
if SCdir='0' then
m:=m+1;
else n:=n-1;m:=341+n; C相首先从60 处开始递减产生查表地址
end if;
C_ Address<=m;
end process;
process(clk)
variable m, n :integer range 511 downto 0 ;
begin
if clk'event and clk='1'then ；产生B相地址
if SBCdir='1' then
n:=n+1;m:=341+n;保证B相首先从60 处开始递增产生查表地址
else m:=m-1;
end if;
B_ Address <=m;
end if;
end process;
process(Div_clk,AA,BB,CC,input)
begin
if Div_clk'event and Div_clk='1' then ;Div_clk为clk的分频时钟
if AA='1' then ；AA为A相查表控制位,当为"1" 时,从ROM中取正弦值,
q<= A_ Address ; q为ROM表对应正弦值的地址入口
A_Data <= *ROM_Data; 为输入的调制深度，ROM_Data为ROM正弦表的正弦值
PA<=A_Data(14 downto 8); 除法运算，舍取最低8位实现
elsif BB='1' then；AA为A相查表控制位,当为"1" 时,从ROM中取正弦值,
q<= B_ Address; PB<=B_Data(14 downto 8); B_Data <= *ROM_Data;
elsif CC='1' then
q<= C_ Address ; PC<=C_Data(14 downto 8); C_Data <= *ROM_Data;
end if; end if;
end process;
process(clk,flagA)
begin
if clk'event and clk='1' then
if flagA='1' then ；flagA为 A相同步信号控制位，flagA='1' 表示当前A相正弦－－波处于正半周期
A_Adjust <=PA+"1111111" ; 正半周期正弦调制波幅值调整
elsif flagA='0' then ；flagA='1' 表示当前A相正弦波处于处于负半周期
A_Adjust <="1111111"- PA; 负半周期调幅
end if;
end if;
End process;

系统逻辑与时序功能仿真

利用MAX+PlusII的波形仿真功能可以得到芯片输入输出仿真图。Atlera公司的这种软件非常方便的提供了验证方式。不但提供逻辑输出的验证,而且提供了时序的验证,包括芯片内部的各点之间的延时,以及竞争冒险现象的出现。

输入调制频率为50Hz、调制深度为0.75时的三相六路SPWM波形，三相彼此相位互差120 。其中AH与AL为A相没有加死区的上桥信号与下桥信号，后面以此类推。flagA、flagB和flagC为三相正弦同步信号，以保证三相六路数据严格按相互滞后120 的相位输出。

输入调制频率为50Hz、调制深度为0.25时的三相六路SPWM波形。可以看到，输出的六路PWM信号脉冲宽度有了明显的改变。

结束语

本文提出了一种利用FPGA产生PWM波的方案,并给出了具体的实现方法以及相应的PWM波发生框图。该电路通过系统可编程芯片实现,用硬件描述语言以及图形输入完成了整个功能模块的全部设计工作，使得触发电路更加可靠和稳定，为高载波SPWM波形生成提供了一条快速实现的途径。如果改变输入时钟的频率以及相应的载波频率,以此电路为核心,配合相应的外部保护电路与其它逻辑控制电路，完全可以应用于逆变系统中。

参考文献:

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